El enfoque principal de este artículo es el control asincrónico en sistemas electrónicos digitales. [1] [2] En un sistema síncrono , las operaciones ( instrucciones , cálculos , lógica , etc.) están coordinadas por una o más señales de reloj centralizadas . Un sistema asincrónico , por el contrario, no tiene reloj global. Los sistemas asíncronos no dependen de tiempos estrictos de llegada de señales o mensajes para un funcionamiento confiable. La coordinación se logra utilizando una arquitectura impulsada por eventos desencadenada por la llegada de paquetes de red , cambios (transiciones) de señales, protocolos de reconocimiento y otros métodos.
Modularidad
Los sistemas asincrónicos, al igual que el software orientado a objetos , generalmente se construyen a partir de 'objetos de hardware' modulares , cada uno con interfaces de comunicación bien definidas . Estos módulos pueden operar a velocidades variables, ya sea debido al procesamiento dependiente de datos, escalado dinámico de voltaje o variación del proceso . Luego, los módulos se pueden combinar para formar un sistema de trabajo correcto, sin referencia a una señal de reloj global . Por lo general, se obtiene poca potencia ya que los componentes se activan solo bajo demanda. Además, se ha demostrado que varios estilos asincrónicos se adaptan a las interfaces sincronizadas y, por lo tanto, admiten el diseño de temporización mixta. Por lo tanto, los sistemas asincrónicos se adaptan bien a la necesidad de metodologías correctas por construcción para ensamblar sistemas heterogéneos y escalables a gran escala.
Estilos de diseño
Existe un amplio espectro de estilos de diseño asincrónico, con compensaciones entre robustez y rendimiento (y otros parámetros como la potencia). La elección del estilo de diseño depende del objetivo de la aplicación: fiabilidad / facilidad de diseño frente a velocidad. Los diseños más robustos utilizan ' circuitos insensibles al retardo ', cuyo funcionamiento es correcto independientemente de los retardos de puerta y cable ; sin embargo, solo se pueden diseñar sistemas útiles limitados con este estilo. Un poco menos robustos, pero mucho más útiles, son los circuitos casi insensibles al retardo (también conocidos como circuitos independientes de la velocidad), como la síntesis de minitérminos insensible al retardo , que funcionan correctamente independientemente de los retardos de la puerta ; sin embargo, los cables en cada punto de fanout deben ajustarse para retrasos aproximadamente iguales. Los circuitos menos robustos pero más rápidos, que requieren restricciones de temporización unilaterales localizadas simples , incluyen controladores que usan operación en modo fundamental (es decir, con requisitos de configuración / retención sobre cuándo se pueden recibir nuevas entradas) y rutas de datos agrupadas que usan retardos combinados (ver más abajo). En el extremo, se han propuesto "circuitos temporizados" de alto rendimiento, que utilizan estrictas restricciones de sincronización de dos lados, donde el reloj aún puede evitarse pero se requiere un ajuste de retardo físico cuidadoso, como para algunas aplicaciones de tuberías de alta velocidad .
Comunicación asíncrona
La comunicación asíncrona se realiza normalmente en canales de comunicación . La comunicación se utiliza tanto para sincronizar operaciones del sistema concurrente como para pasar datos. Un canal simple generalmente consta de dos cables: una solicitud y un reconocimiento. En un " protocolo de enlace de 4 fases " (o retorno a cero), la solicitud es afirmada por el componente emisor y el receptor responde afirmando el acuse de recibo; entonces ambas señales se anulan a su vez. En un ' protocolo de enlace de 2 fases ' (o señalización de transición), el solicitante simplemente cambia el valor en el cable de solicitud (una vez) y el receptor responde alternando el valor en el cable de reconocimiento. Los canales también se pueden ampliar para comunicar datos.
Rutas de datos asincrónicas
Las rutas de datos asincrónicas generalmente se codifican mediante varios esquemas. Los esquemas robustos utilizan dos cables o "rieles" para cada bit, lo que se denomina "codificación de doble riel". En este caso, se afirma que el primer carril transmite un valor 0, o se afirma que el segundo carril transmite un valor 1. El riel afirmado se restablece a cero antes de que se transmita el siguiente valor de datos, lo que indica "sin datos" o un estado de "espaciador". Un esquema menos robusto, pero más utilizado y práctico, se llama " datos agrupados de un solo carril ". Aquí, se puede utilizar un bloque de función de un solo carril (es decir, de estilo síncrono), con un retardo correspondiente en el peor de los casos . Una vez que llegan las entradas de datos válidas, se afirma una señal de solicitud como entrada al retardo correspondiente. Cuando el retardo emparejado produce una salida 'hecha', el bloque garantiza haber completado el cálculo. Si bien este esquema tiene restricciones de tiempo, son simples, localizados (a diferencia de los sistemas síncronos ) y unilaterales, por lo que generalmente son fáciles de validar.
Literatura
La literatura en este campo existe en una variedad de actas de conferencias y revistas. El simposio principal es el IEEE Async Symposium (Simposio internacional sobre circuitos y sistemas asíncronos), fundado en 1994. También se han publicado una variedad de artículos asincrónicos desde mediados de la década de 1980 en conferencias como IEEE / ACM Design Automation Conference , IEEE International Conference on Computer Design , IEEE / ACM International Conference on Computer-Aided Design , International Solid-State Circuits Conference e Investigación avanzada en VLSI, así como en revistas líderes como IEEE Transactions on VLSI Systems, IEEE Transactions on Computer-Aided Design of Circuitos y Sistemas Integrados y Transacciones en Computación Distribuida.
Ver también
- Sistema plesiócrono
- Red mesocrónica
- Sincronización isócrona
- Diseño de circuito integrado
- Automatización de diseño electrónico
- Flujo de diseño (EDA)
- Puerta perfecta del reloj
Referencias
- ^ Losada, María Guinaldo; Rubio, Francisco Rodríguez; Dormido, Sebastián (4 de octubre de 2015). Control asíncrono para sistemas en red . Saltador. ISBN 9783319212999.
- ^ Sparsø, Jens; Furber, Steve (17 de abril de 2013). Principios del diseño de circuitos asíncronos: una perspectiva de sistemas . Springer Science & Business Media. ISBN 9781475733853.
- SM Nowick y M. Singh, "Diseño asincrónico - Parte 1: Descripción general y avances recientes" , Diseño y prueba de IEEE, vol. 32: 3, págs. 5–18 (mayo / junio de 2015).
- SM Nowick y M. Singh, "Diseño asincrónico - Parte 2: Sistemas y metodologías" , Diseño y prueba de IEEE, vol. 32: 3, págs. 19–28 (mayo / junio de 2015)
- Estos dos artículos proporcionan una instantánea amplia y moderna del estado del arte del diseño asincrónico. Incluyen una breve historia del diseño asincrónico, así como una introducción técnica a los protocolos de protocolo de enlace y la codificación de datos, la lógica libre de peligros y el diseño del controlador. También cubren éxitos industriales recientes en tecnologías convencionales (IBM, Intel, Philips Semiconductors, etc.), así como aplicaciones recientes en áreas emergentes (computadoras neuromórficas, electrónica flexible, autómatas celulares cuánticos , DSP de tiempo continuo, diseño de voltaje ultra bajo). , ambientes extremos). Destaca varias áreas de aplicación en profundidad, con una amplia gama de publicaciones citadas: sistemas GALS, redes en chip, arquitectura informática, pruebas y diseño para prueba, y desarrollo de herramientas CAD.
- Claire Tristram, "Es hora de chips sin reloj", artículo de portada, Revista Technology Review del MIT, vol. 104: 8, págs. 36–41, octubre de 2001.
- CH van Berkel, MB Josephs y SM Nowick, Aplicaciones de circuitos asincrónicos , Actas del IEEE, vol. 87, núm. 2, págs. 223-233, febrero de 1999. ( Todo este número está dedicado a los circuitos asíncronos, con muchos otros artículos relevantes ).
- L. Lavagno y SM Nowick, "Circuitos de control asíncronos", capítulo 10 en eds. Soha Hassoun y Tsutomu Sasao (2002). Síntesis y verificación de lógica . Editores académicos de Kluwer. ISBN 0-7923-7606-4.CS1 maint: texto adicional: lista de autores ( enlace ), págs. 255–284, ( Incluye indicadores de chips asíncronos recientes, así como cobertura de técnicas CAD para circuitos de control asíncronos ).
Adaptado de la columna de Steve Nowick en el boletín electrónico ACM SIGDA por Igor Markov
El texto original está disponible en https://web.archive.org/web/20060624073502/http://www.sigda.org/newsletter/2006/ eNews_060115.html
enlaces externos
- [ enlace muerto ] Procesador sin reloj ARM ARM996HS
- Navarra AsyncArt. Protocolo N: Metodología de diseño asincrónico para FPGA