Hybrid Memory Cube ( HMC ) es una interfaz RAM de alto rendimiento para memoria DRAM apilada basada en vías de silicio (TSV) que compite con la interfaz rival incompatible High Bandwidth Memory (HBM).
Descripción general
Hybrid Memory Cube fue co-desarrollado por Samsung Electronics y Micron Technology en 2011, [1] y anunciado por Micron en septiembre de 2011. [2] Prometía una mejora de velocidad 15 veces superior a DDR3 . [3] El Hybrid Memory Cube Consortium (HMCC) está respaldado por varias empresas de tecnología importantes, incluidas Samsung , Micron Technology , Open-Silicon , ARM , HP (desde que se retiró), Microsoft (desde que se retiró), Altera (adquirido por Intel a finales de 2015 ) y Xilinx . [4] [5] Micron, si bien continúa respaldando HMCC, está descontinuando el producto HMC [6] en 2018 cuando no logró la adopción en el mercado.
HMC combina vías a través de silicio (TSV) y microbumps para conectar múltiples matrices (actualmente de 4 a 8) de matrices de celdas de memoria una encima de la otra. [7] El controlador de memoria está integrado como una matriz separada. [2]
HMC usa celdas DRAM estándar pero tiene más bancos de datos que la memoria DRAM clásica del mismo tamaño. La interfaz de la HMC es incompatible con las implementaciones actuales de memoria DDR n ( DDR2 o DDR3 ) y de memoria de gran ancho de banda de la competencia . [8]
La tecnología HMC ganó el premio a la Mejor Nueva Tecnología de The Linley Group (editor de la revista Microprocessor Report ) en 2011. [9] [10]
La primera especificación pública, HMC 1.0, se publicó en abril de 2013. [11] Según ella, la HMC utiliza enlaces seriales diferenciales full-duplex de 16 u 8 carriles (tamaño medio), con cada carril con 10, 12,5 o SerDes de 15 Gbit / s . [12] Cada paquete HMC se denomina cubo y se pueden encadenar en una red de hasta 8 cubos con enlaces de cubo a cubo y algunos cubos utilizando sus enlaces como enlaces de paso. [13] Un paquete de cubo típico con 4 enlaces tiene 896 pines BGA y un tamaño de 31 × 31 × 3,8 milímetros. [14]
El ancho de banda sin procesar típico de un solo enlace de 16 carriles con señalización de 10 Gbit / s implica un ancho de banda total de los 16 carriles de 40 GB / s (20 GB / s de transmisión y 20 GB / s de recepción); Se planean cubos con 4 y 8 enlaces, aunque la especificación HMC 1.0 limita la velocidad del enlace a 10 Gbit / s en el caso de 8 enlaces. Por lo tanto, un cubo de 4 enlaces puede alcanzar un ancho de banda de memoria de 240 GB / s (120 GB / s en cada dirección usando SerDes de 15 Gbit / s), mientras que un cubo de 8 enlaces puede alcanzar un ancho de banda de 320 GB / s (160 GB / s en cada dirección utilizando SerDes de 10 Gbit / s). [15] La utilización efectiva del ancho de banda de la memoria varía del 33% al 50% para los paquetes más pequeños de 32 bytes; y del 45% al 85% para paquetes de 128 bytes. [7]
Como se informó en la conferencia HotChips 23 en 2011, la primera generación de cubos de demostración HMC con cuatro matrices de memoria DRAM de 50 nm y una matriz lógica de 90 nm con una capacidad total de 512 MB y un tamaño de 27 × 27 mm tuvo un consumo de energía de 11 W y fue alimentado con 1,2 V. [7]
En septiembre de 2013, Micron envió muestras de ingeniería de chips de memoria HMC de segunda generación. [3] Las muestras de HMC de 2 GB (pila de 4 matrices de memoria, cada una de 4 Gbit) se empaquetan en un paquete de 31 × 31 mm y tienen 4 enlaces HMC. Otras muestras de 2013 tienen solo dos enlaces HMC y un paquete más pequeño: 16 × 19,5 mm. [dieciséis]
La segunda versión de la especificación HMC fue publicada el 18 de noviembre de 2014 por HMCC. [17] HMC2 ofrece una variedad de velocidades de SerDes que van desde 12,5 Gbit / sa 30 Gbit / s, lo que produce un ancho de banda de enlace agregado de 480 GB / s (240 GB / s en cada dirección), aunque promete solo un ancho de banda DRAM total de 320 GB / seg. [18] Un paquete puede tener 2 o 4 enlaces (por debajo de los 4 u 8 en HMC1), y se agrega una opción de un cuarto de ancho usando 4 carriles.
El primer procesador en utilizar HMC fue el Fujitsu SPARC64 XIfx , [19] que se utiliza en la supercomputadora Fujitsu PRIMEHPC FX100 presentada en 2015.
Wide I / O y Wide I / O 2 de JEDEC se consideran las contrapartes informáticas móviles de la HMC orientada a escritorio / servidor, ya que ambas involucran pilas de troqueles 3D. [20]
En agosto de 2018, Micron anunció un alejamiento de HMC para buscar tecnologías de memoria de alto rendimiento de la competencia, como GDDR6 y HBM . [21]
Ver también
- MCDRAM
- Memristor
- DRAM apilada
- Módulos multichip de pila de chips
- Memoria de alto ancho de banda (HBM), desarrollado por AMD y Hynix , que se utiliza en AMD Fiji , y Nvidia 's Pascal
Referencias
- ^ Kada, Morihiro (2015). "Historia de la investigación y el desarrollo de la tecnología de integración tridimensional" (PDF) . Integración tridimensional de semiconductores: procesamiento, materiales y aplicaciones . Saltador. págs. 15–6. ISBN 9783319186757.
- ^ a b Micron Reinvents DRAM Memory , Linley Group, Jag Bolaria, 12 de septiembre de 2011
- ^ a b Mearian, Lucas (25 de septiembre de 2013). "Micron envía un cubo de memoria híbrido que aumenta la DRAM 15X" . computerworld.com . Computerworld . Consultado el 4 de noviembre de 2014 .
- ^ Microsoft respalda la tecnología Hybrid Memory Cube // por Gareth Halfacree, bit-tech, 9 de mayo de 2012
- ^ "Quiénes somos" . Consorcio Hybrid Memory Cube . Archivado desde el original el 10 de octubre de 2011 . Consultado el 10 de octubre de 2011 .
- ^ "Preguntas frecuentes" . www.micron.com . Consultado el 5 de diciembre de 2018 .
- ^ a b c Cubo de memoria híbrida (HMC), J. Thomas Pawlowski (Micron) // HotChips 23
- ^ Memory for Exascale y ... El nuevo componente de memoria de Micron se llama HMC: Hybrid Memory Cube Archivado el 17 de abril de 2012 en Wayback Machine por Dave Resnick (Sandia National Laboratories) // 2011 Workshop on Architectures I: Exascale and Beyond, 8 de julio de 2011
- ^ Los cubos de memoria híbridos de Micron ganan el premio tecnológico // por Gareth Halfacree, bit-tech, 27 de enero de 2012
- ^ Mejor tecnología de procesador de 2011 // The Linley Group, Tom Halfhill, 23 de enero de 2012
- ^ Hybrid Memory Cube recibe su especificación terminada, promete hasta 320 GB por segundo Por Jon Fingas // Engadget, 3 de abril de 2013
- ^ Especificación de HMC 1.0, capítulo "1 Arquitectura de HMC"
- ^ Especificación HMC 1.0, capítulo "5 encadenamiento"
- ^ Especificación HMC 1.0, capítulo "19 paquetes para dispositivos HMC-15G-SR"
- ^ "Especificación del cubo de memoria híbrida 1.0" (PDF) . Consorcio HMC. 1 de enero de 2013. Archivado desde el original (PDF) el 13 de mayo de 2013 . Consultado el 10 de agosto de 2016 .
- ^ Hruska, Joel (25 de septiembre de 2013). "Hybrid Memory Cube 160GB / seg RAM comienza a distribuirse: ¿Es esta la tecnología que finalmente acaba con la RAM DDR?" . Tecnología extrema . Consultado el 27 de septiembre de 2013 .
- ^ El consorcio Hybrid Memory Cube avanza en el rendimiento de Hybrid Memory Cube y la adopción de la industria con el lanzamiento de una nueva especificación , 18 de noviembre de 2014
- ^ "Especificación 2.1 del cubo de memoria híbrida" (PDF) . Consorcio HMC. 5 de noviembre de 2015 . Consultado el 10 de agosto de 2016 .
- ^ Halfhill, Tom R. (22 de septiembre de 2014). "Sparc64 XIfx utiliza cubos de memoria". Informe del microprocesador .
- ^ Goering, Richard (6 de agosto de 2013). "Wide I / O 2, Hybrid Memory Cube (HMC) - Modelos de memoria Avanzan los estándares 3D-IC" . cadence.com . Sistemas de diseño de cadencia . Consultado el 8 de diciembre de 2014 .
- ^ https://www.micron.com/about/blog/2018/august/micron-announces-shift-in-high-performance-memory-roadmap-strategy
enlaces externos
- Sitio web oficial del Consorcio Hybrid Memory Cube
- Especificación HMC 1.0
- Formulario de descarga de especificaciones de HMC 2.0
- Avances revolucionarios en el rendimiento de la memoria en YouTube
- Cubo de memoria híbrida (HMC) , J. Thomas Pawlowski (Micron) // HotChips 23, 2011
- Stacking Stairs Against the Memory Wall por Nicole Hemsoth // HPC Wire, 2 de abril de 2013