En los circuitos integrados , la energía eléctrica se distribuye a los componentes del chip a través de una red de conductores en el chip. El diseño de redes eléctricas incluye el análisis y diseño de dichas redes. Como en toda la ingeniería, esto implica compensaciones: la red debe tener un rendimiento adecuado, ser lo suficientemente confiable, pero no debe utilizar más recursos de los necesarios.
Introducción
La red de distribución de energía distribuye la energía y los voltajes de tierra desde las ubicaciones de las plataformas a todos los dispositivos en un diseño. La reducción de las dimensiones del dispositivo , las frecuencias de conmutación más rápidas y el aumento del consumo de energía en las tecnologías submicrométricas profundas hacen que fluyan grandes corrientes de conmutación en las redes eléctricas y terrestres, lo que degrada el rendimiento y la confiabilidad. Una red de distribución de energía robusta es esencial para garantizar el funcionamiento confiable de los circuitos en un chip. La verificación de la integridad de la fuente de alimentación es una preocupación fundamental en los diseños de alto rendimiento. Debido a la resistencia de las interconexiones que constituyen la red, hay una caída de voltaje en la red, comúnmente conocida como caída de infrarrojos . El paquete suministra corrientes a las almohadillas de la red eléctrica, ya sea por medio de cables de paquete en chips de unión por cable o mediante matrices de bump C4 en tecnología de chip invertido. Aunque la resistencia del paquete es bastante pequeña, la inductancia de los cables del paquete es significativa, lo que provoca una caída de voltaje en las ubicaciones de las almohadillas debido a la corriente que varía en el tiempo que extraen los dispositivos en el troquel. Esta caída de voltaje se conoce como caída di / dt . Por lo tanto, el voltaje visto en los dispositivos es el voltaje de suministro menos la caída de IR y la caída de di / dt.
Las caídas de voltaje excesivas en la red eléctrica reducen las velocidades de conmutación y los márgenes de ruido de los circuitos, e inyectan ruido que podría provocar fallas funcionales . Las altas densidades de corriente promedio conducen a un desgaste indeseable de los cables de metal debido a la electromigración (EM). Por lo tanto, el desafío en el diseño de una red de distribución de energía es lograr una excelente regulación de voltaje en los puntos de consumo a pesar de las amplias fluctuaciones en la demanda de energía a través del chip, y construir dicha red utilizando un área mínima de las capas metálicas. Estos problemas son prominentes en chips de alto rendimiento como los microprocesadores , ya que se deben distribuir grandes cantidades de energía a través de una jerarquía de muchas capas metálicas. Una red de distribución de energía robusta es vital para cumplir con las garantías de rendimiento y asegurar un funcionamiento confiable.
La capacitancia entre las redes de distribución de energía y de tierra, conocida como condensadores de desacoplamiento o desencaps , actúa como almacenamiento de carga local y es útil para mitigar la caída de voltaje en los puntos de suministro. La capacitancia parásita entre los cables metálicos de las líneas de suministro, la capacitancia del dispositivo de los dispositivos sin conmutación y la capacitancia entre el pozo N y el sustrato, ocurren como capacitancia de desacoplamiento implícita en una red de distribución de energía. Desafortunadamente, esta capacitancia de desacoplamiento implícita a veces no es suficiente para limitar la caída de voltaje dentro de límites seguros y los diseñadores a menudo tienen que agregar estructuras de capacitancia de desacoplamiento explícitas intencionales en el dado en ubicaciones estratégicas. Estas capacitancias de desacoplamiento agregadas explícitamente no son gratuitas y aumentan el área y el consumo de energía de fuga del chip. La resistencia de interconexión parasitaria , la capacitancia de desacoplamiento y la inductancia de paquete / interconexión forman un circuito RLC complejo que tiene su propia frecuencia de resonancia. Si la frecuencia de resonancia se encuentra cerca de la frecuencia de operación del diseño, se pueden desarrollar grandes caídas de voltaje en la red.
El meollo del problema en el diseño de una red eléctrica es que existen muchas incógnitas hasta el final del ciclo de diseño. Sin embargo, las decisiones sobre la estructura, el tamaño y el diseño de la red eléctrica deben tomarse en etapas muy tempranas, cuando una gran parte del diseño del chip ni siquiera ha comenzado. Desafortunadamente, la mayoría de las herramientas comerciales se enfocan en la verificación posterior al diseño de la red eléctrica cuando todo el diseño del chip está completo y se conoce información detallada sobre los parásitos de las líneas eléctricas y de tierra y las corrientes dibujadas por los transistores. Los problemas de la red eléctrica que se revelan en esta etapa suelen ser muy difíciles o costosos de solucionar, por lo que las metodologías preferidas ayudan a diseñar una red eléctrica inicial y a refinarla progresivamente en varias etapas de diseño.
Debido al crecimiento en el consumo de energía y las velocidades de conmutación de los microprocesadores modernos de alto rendimiento, los efectos di / dt se están convirtiendo en una preocupación creciente en los diseños de alta velocidad. La compuerta de reloj , que es un esquema preferido para la administración de energía de diseños de alto rendimiento, puede causar aumentos rápidos en las demandas actuales de macrobloques y aumentar los efectos di / dt . Los diseñadores confían en las capacidades parásitas en el chip y en los condensadores de desacoplamiento añadidos intencionalmente para contrarrestar las variaciones di / dt en el voltaje. Pero es necesario modelar con precisión la inductancia y capacitancia del paquete y el chip y analizar la red con dichos modelos, ya que de lo contrario la cantidad de desacoplamiento que se agregará podría subestimarse o sobreestimarse. También es necesario mantener la eficiencia del análisis incluso cuando se incluyen estos modelos detallados.
Un tema crítico en el análisis de las redes eléctricas es el gran tamaño de la red (normalmente millones de nodos en un microprocesador de última generación). Simular todos los dispositivos no lineales en el chip junto con la red eléctrica es computacionalmente inviable. Para que el tamaño sea manejable, la simulación se realiza en dos pasos. Primero, los dispositivos no lineales se simulan asumiendo tensiones de suministro perfectas y se miden las corrientes consumidas por los dispositivos. A continuación, estos dispositivos se modelan como fuentes de corriente independientes que varían en el tiempo para simular la red eléctrica y se miden las caídas de voltaje en los transistores. Dado que las caídas de voltaje son típicamente menos del 10% del voltaje de la fuente de alimentación, el error incurrido al ignorar la interacción entre las corrientes del dispositivo y el voltaje de la fuente es pequeño. Al realizar estos dos pasos, el problema del análisis de la red eléctrica se reduce a resolver una red lineal que todavía es bastante grande. Para reducir aún más el tamaño de la red, podemos aprovechar la jerarquía en los modelos de distribución de energía.
Tenga en cuenta que las corrientes del circuito no son independientes debido a las correlaciones de señales entre bloques. Esto se soluciona derivando las entradas para bloques individuales del chip a partir de los resultados de la simulación lógica utilizando un conjunto común de patrones de entrada en todo el chip. Un tema importante en el análisis de la red eléctrica es determinar cuáles deberían ser estos patrones de entrada. Para el análisis de caída de infrarrojos, se requieren patrones que produzcan corrientes máximas instantáneas, mientras que para fines de electromigración, son de interés los patrones que producen grandes corrientes sostenidas (promedio).
El análisis de la red eléctrica se puede clasificar en métodos dependientes del vector de entrada [1] [2] y métodos sin vector [3] . Los métodos dependientes del patrón de vector de entrada emplean técnicas de búsqueda para encontrar un conjunto de patrones de entrada que provoquen la peor caída en la cuadrícula. Se han propuesto varios métodos en la literatura que utilizan algoritmos genéticos u otras técnicas de búsqueda para encontrar vectores o un patrón de vectores que maximizan la corriente total extraída de la red de suministro. Los enfoques dependientes del patrón de vector de entrada son computacionalmente intensivos y se limitan a bloques de circuitos en lugar de análisis de chip completo. Además, estos enfoques son intrínsecamente optimistas, subestiman la caída de voltaje y, por lo tanto, dejan que algunos de los problemas de ruido de suministro pasen desapercibidos. Los enfoques sin vector, por otro lado, tienen como objetivo calcular un límite superior en la caída del peor de los casos de una manera eficiente. Estos enfoques tienen la ventaja de ser rápidos y conservadores, pero a veces son demasiado conservadores, lo que lleva a un diseño excesivo. [4]
La mayor parte de la literatura sobre análisis de redes eléctricas se ocupa del problema de calcular las peores caídas de tensión en la red eléctrica. La electromigración es un problema igualmente grave, pero se ataca con métodos casi idénticos. En lugar del voltaje en cada nodo, el análisis EM resuelve la corriente en cada rama y, en lugar de un límite de voltaje, hay un límite de corriente por cable, según su capa y ancho.
Otras aplicaciones de CI pueden usar solo una parte de los flujos mencionados aquí. Un diseñador de arreglos de puertas o arreglos de puertas programables en campo (FPGA), por ejemplo, solo realizará las etapas de diseño, ya que no se conoce el uso detallado de estas partes cuando se debe diseñar la fuente de alimentación. Del mismo modo, un usuario de FPGA o arreglos de puertas solo usará la parte de análisis, ya que el diseño ya está fijo.
Ver también
Referencias
- Manual de automatización de diseño electrónico para circuitos integrados , por Lavagno, Martin y Scheffer, ISBN 0-8493-3096-3 Una encuesta sobre el campo de la automatización del diseño electrónico . Este resumen se obtuvo (con autorización) del Vol II, Capítulo 20, Diseño y análisis de redes de suministro de energía , por David Blaauw, Sanjay Pant, Rajat Chaudhry y Rajendran Panda.
- ^ AllAboutEDA: análisis de caída de voltaje con fuentes de corriente constante por partes
- ^ AllAboutEDA: análisis de caída de voltaje que emplea el enfoque de dos pasos
- ^ AllAboutEDA: análisis de caída de tensión estática y corrientes constantes
- ^ AllAboutEDA: métodos sin vector para derivar valores actuales instantáneos