1T-SRAM es una tecnología de memoria de acceso aleatorio pseudo-estática (PSRAM) introducida por MoSys, Inc., que ofrece una alternativa de alta densidad a la memoria de acceso aleatorio estática (SRAM) tradicional en aplicaciones de memoria integradas. Mosys utiliza una celda de almacenamiento de un solo transistor (celda de bits) como la memoria dinámica de acceso aleatorio (DRAM), pero rodea la celda de bits con circuitos de control que hacen que la memoria sea funcionalmente equivalente a SRAM (el controlador oculta todas las operaciones específicas de DRAM, como la precarga y actualizar). 1T-SRAM (y PSRAM en general) tiene una interfaz SRAM estándar de ciclo único y aparece ante la lógica circundante como lo haría una SRAM.
Debido a su celda de bit de un transistor, 1T-SRAM es más pequeña que la SRAM convencional (seis transistores o "6T"), y más cercana en tamaño y densidad a la DRAM integrada ( eDRAM ). Al mismo tiempo, 1T-SRAM tiene un rendimiento comparable a SRAM en densidades de varios megabits, utiliza menos energía que eDRAM y se fabrica en un proceso lógico CMOS estándar como SRAM convencional.
MoSys comercializa 1T-SRAM como IP física para uso integrado (en matriz) en aplicaciones System-on-a-chip (SOC). Está disponible en una variedad de procesos de fundición, incluidos Chartered, SMIC, TSMC y UMC. Algunos ingenieros utilizan los términos 1T-SRAM y "DRAM embebida" indistintamente, ya que algunas fundiciones proporcionan 1T-SRAM de MoSys como "eDRAM". Sin embargo, otras fundiciones ofrecen 1T-SRAM como oferta distinta.
Tecnología
1T SRAM se construye como una matriz de pequeños bancos (típicamente 128 filas × 256 bits / fila, 32 kilobits en total) acoplados a un caché SRAM del tamaño de un banco y un controlador inteligente. Aunque el espacio es ineficaz en comparación con la DRAM normal, las líneas de palabras cortas permiten velocidades mucho más altas, por lo que la matriz puede realizar un sentido completo y precarga (ciclo RAS) por acceso, proporcionando acceso aleatorio de alta velocidad. Cada acceso es a un banco, lo que permite actualizar los bancos no utilizados al mismo tiempo. Además, cada fila leída del banco activo se copia en la memoria caché SRAM del tamaño de un banco . En el caso de accesos repetidos a un banco, que no darían tiempo a los ciclos de refresco, existen dos opciones: o los accesos son todos a filas diferentes, en cuyo caso todas las filas se refrescarán automáticamente, o se accede a algunas filas de forma repetida. En el último caso, la caché proporciona los datos y da tiempo para que se actualice una fila no utilizada del banco activo.
Ha habido cuatro generaciones de 1T-SRAM:
- Original 1T-SRAM
- Aproximadamente la mitad del tamaño de 6T-SRAM, menos de la mitad de potencia.
- 1T-SRAM-M
- Variante con menor consumo de energía en espera, para aplicaciones como teléfonos móviles.
- 1T-SRAM-R
- Incorpora ECC para menores tasas de error suave . Para evitar una penalización de área, utiliza celdas de bits más pequeñas, que tienen una tasa de error inherentemente más alta, pero el ECC lo compensa con creces.
- 1T-SRAM-Q
- Esta versión de "densidad cuádruple" utiliza un proceso de fabricación ligeramente no estándar para producir un condensador plegado más pequeño, lo que permite que el tamaño de la memoria se reduzca a la mitad nuevamente sobre 1T-SRAM-R. Esto se suma ligeramente a los costos de producción de obleas, pero no interfiere con la fabricación del transistor lógico como lo hace la construcción convencional de condensadores DRAM.
Comparación con otras tecnologías de memoria integradas
1T-SRAM tiene una velocidad comparable a 6T-SRAM (a densidades de varios megabits). Tiene una velocidad significativamente más rápida que eDRAM, y la variante de "densidad cuádruple" es solo un poco más grande (se afirma que es del 10-15%). En la mayoría de los procesos de fundición, los diseños con eDRAM requieren máscaras y pasos de procesamiento adicionales (y costosos) , lo que compensa el costo de un troquel 1T-SRAM más grande. Además, algunos de esos pasos requieren temperaturas muy altas y deben tener lugar después de que se formen los transistores lógicos, posiblemente dañándolos.
1T-SRAM también está disponible en forma de dispositivo (IC). El Nintendo GameCube fue el primer sistema de videojuegos en usar 1T-SRAM como almacenamiento de memoria principal (principal); GameCube posee varios dispositivos 1T-SRAM dedicados. 1T-SRAM también se utiliza en la sucesora de la GameCube, Nintendo 's Wii consola.
Tenga en cuenta que esto no es lo mismo que 1T DRAM , que es una celda DRAM "sin condensador" construida con el condensador de canal parásito de los transistores SOI en lugar de un condensador discreto.
MoSys afirma los siguientes tamaños para matrices 1T-SRAM:
Nodo de proceso | 250 nm | 180 nm | 130 nm | 90 nm | 65 nanómetro | 45 millas náuticas | |
---|---|---|---|---|---|---|---|
6T-SRAM | celda de bits | 7.56 | 4,65 | 2,43 | 1,36 | 0,71 | 0,34 |
con sobrecarga | 11.28 | 7.18 | 3,73 | 2,09 | 1.09 | 0,52 | |
1T-SRAM | celda de bits | 3,51 | 1,97 | 1,10 | 0,61 | 0,32 | 0,15 |
con sobrecarga | 7.0 | 3.6 | 1,9 | 1.1 | 0,57 | 0,28 | |
1T-SRAM-Q | celda de bits | 0,50 | 0,28 | 0,15 | 0,07 | ||
con sobrecarga | 1.05 | 0,55 | 0,29 | 0,14 |
Ver también
La patente estadounidense 7.146.454 "Ocultar actualización en arquitectura 1T-SRAM" * (de Cypress Semiconductor ) describe un sistema similar para ocultar la actualización de DRAM utilizando una memoria caché de SRAM.
Referencias
- Glaskowsky, Peter N. (13 de septiembre de 1999). "MoSys explica la tecnología 1T-SRAM: la arquitectura única oculta la actualización, hace que DRAM funcione como SRAM" (PDF) . Informe del microprocesador . 13 (12) . Consultado el 6 de octubre de 2007 .
- Jones, Mark-Eric (14 de octubre de 2003). 1T-SRAM-Q: La tecnología de densidad cuádruple controla los requisitos de memoria en espiral (PDF) (Informe). MoSys, Inc . Consultado el 6 de octubre de 2007 .
- Página de inicio de MoSys
- La patente de EE.UU. 6.256.248 muestra la matriz DRAM en el corazón de 1T-SRAM.
- La patente de EE.UU. 6.487.135 usa el término "1T DRAM" para describir las entrañas de 1T-SRAM.
- Jóvenes, Techfor (16 de diciembre de 2002). "Las macros 1-T SRAM están preconfiguradas para una rápida integración en diseños de SoC" . Archivado desde el original el 20 de julio de 2019 . Consultado el 21 de agosto de 2020 .
- Cataldo, Anthony (16 de diciembre de 2002). "NEC, Mosys empuja los límites de la DRAM integrada" . EE Times . ISSN 0192-1541 . Consultado el 6 de octubre de 2007 .