En la fabricación de semiconductores , la Hoja de ruta tecnológica internacional para semiconductores define el proceso de 7 nm como el nodo de tecnología MOSFET que sigue al nodo de 10 nm . Se basa en la tecnología FinFET (transistor de efecto de campo de aleta), un tipo de tecnología MOSFET de múltiples puertas .
Taiwan Semiconductor Manufacturing Company ( TSMC ) comenzó la producción de chips de memoria SRAM de 256 Mbit utilizando un proceso de 7 nm en junio de 2016, [1] antes de que Samsung comenzara la producción en masa de dispositivos de 7 nm en 2018. [2] El primer procesador móvil convencional de 7 nm previsto para uso en el mercado masivo, el Apple A12 Bionic , fue lanzado en el evento de Apple de septiembre de 2018. [3] Aunque Huawei anunció su propio procesador de 7 nm antes que el Apple A12 Bionic, el Kirin 980 el 31 de agosto de 2018, el Apple A12 Bionic fue lanzado para uso público en el mercado masivo antes del Kirin 980. Ambos chips son fabricados por TSMC.[4]
AMD ha lanzado sus procesadores " Rome " (Epyc 2) para servidores y centros de datos, que se basan en el nodo de 7 nm de TSMC [5] y cuentan con hasta 64 núcleos y 128 subprocesos. También han lanzado sus procesadores de escritorio de consumo " Matisse " con hasta 16 núcleos y 32 subprocesos. Sin embargo, la matriz de E / S en el módulo de múltiples chips de Rome (MCM) se fabrica con el proceso GloFo de 14 nm, mientras que la matriz de E / S de Matisse utiliza el proceso GloFo de 12 nm. La serie Radeon RX 5000 también se basa en el proceso N7FF.
Sin embargo, desde 2009, "nodo" se ha convertido en un nombre comercial con fines de marketing [6] que indica nuevas generaciones de tecnologías de proceso, sin ninguna relación con la longitud de la puerta, el paso de metal o el paso de la puerta. [7] [8] [9] Por ejemplo, GlobalFoundries '7 procesos nm son similares a Intel ' s 10 nm proceso, por lo tanto la noción convencional de un nodo de proceso se ha convertido en borrosa. [10] Los procesos de 10 nm de TSMC y Samsung están en algún lugar entre los procesos de 14 nm y 10 nm de Intel en densidad de transistores . La densidad del transistor (número de transistores por milímetro cuadrado) es más importante que el tamaño del transistor, ya que los transistores más pequeños ya no significan necesariamente un rendimiento mejorado o un aumento en el número de transistores.
Historia
Demos de tecnología
Los investigadores demostraron por primera vez los MOSFET de escala de 7 nm a principios de la década de 2000. En 2002, un equipo de investigación de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricó un MOSFET de silicio sobre aislante (SOI) de 6 nm . [11] [12] En 2003, el equipo de investigación de NEC dirigido por Hitoshi Wakabayashi y Shigeharu Yamagami fabricó un MOSFET de 5 nm . [13] [14]
En julio de 2015, IBM anunció que había construido los primeros transistores funcionales con tecnología de 7 nm, utilizando un proceso de silicio-germanio . [15] [16] [17] [18]
En junio de 2016, TSMC había producido celdas de memoria SRAM de 256 Mbit en su proceso de 7 nm, [1] con un área de celda de 0.027 micrómetros cuadrados (550 F 2 ) [ ¿ortografía? ] con rendimientos de producción de riesgo razonable. [19]
Comercialización y tecnologías esperadas
En abril de 2016, TSMC anunció que la producción de prueba de 7 nm comenzaría en la primera mitad de 2017. [20] En abril de 2017, TSMC comenzó la producción de riesgo de chips de memoria SRAM de 256 Mbit utilizando un proceso de 7 nm (N7FF +), [1] con litografía ultravioleta extrema (EUV). [21] Los planes de producción de 7 nm de TSMC, a principios de 2017, debían utilizar inicialmente la litografía de inmersión ultravioleta profunda (DUV) en este nodo de proceso (N7FF), y la transición del riesgo al volumen de fabricación comercial del segundo trimestre de 2017 al segundo trimestre de 2018. Además, Está previsto que su producción de 7 nm de última generación (N7FF +) utilice patrones múltiples EUV y tenga una transición estimada del riesgo al volumen de fabricación entre 2018 y 2019. [22]
En septiembre de 2016, GlobalFoundries anunció la producción de prueba en la segunda mitad de 2017 y la producción de riesgo a principios de 2018, con chips de prueba ya en funcionamiento. [23]
En febrero de 2017, Intel anunció que Fab 42 en Chandler, Arizona , producirá microprocesadores utilizando un proceso de fabricación de 7 nm. [24] La empresa no ha publicado ningún valor esperado para las longitudes de las características en este nodo de proceso.
En abril de 2018, TSMC anunció la producción en volumen de chips de 7 nm (CLN7FF, N7). En junio de 2018, la compañía anunció un aumento de la producción en masa. [2]
En mayo de 2018, Samsung anunció la producción de chips de 7 nm este año. ASML Holding NV es su principal proveedor de máquinas de litografía EUV. [25]
En agosto de 2018, GlobalFoundries anunció que detendría el desarrollo de chips de 7 nm, citando el costo. [26]
El 28 de octubre de 2018, Samsung anunció que su proceso de 7 nm de segunda generación (7LPP) había entrado en producción de riesgo y debería entrar en producción en masa en 2019.
El 17 de enero de 2019, para la convocatoria de ganancias del cuarto trimestre de 2018, TSMC mencionó que diferentes clientes tendrán "diferentes sabores" de la segunda generación de 7 nm. [27]
El 16 de abril de 2019, TSMC anunció su proceso de 6 nm llamado (CLN6FF, N6), que se espera que esté en productos masivos a partir de 2021. [28] N6 usa EUVL en hasta 5 capas, en comparación con hasta 4 capas en su Proceso N7 +. [29]
El 28 de julio de 2019, TSMC anunció su proceso de segunda generación de 7 nm llamado N7P, que está basado en DUV como su proceso N7. [30] Dado que N7P es totalmente compatible con IP con los 7 nm originales, mientras que N7 + (que usa EUV) no lo es, N7 + (anunciado anteriormente como '7 nm +') es un proceso separado de '7 nm'. Se planea lanzar N6 ('6 nm'), otro proceso basado en EUV, más tarde que incluso el proceso de 5 nm (N5) de TSMC, con compatibilidad IP con N7. En su llamada de ganancias del primer trimestre de 2019, TSMC reiteró su declaración del cuarto trimestre de 2018 [27] que N7 + generaría menos de $ 1 mil millones de TWD en ingresos en 2019 [31].
El 5 de octubre de 2019, AMD anunció su hoja de ruta EPYC , que incluye chips Milan construidos con el proceso N7 + de TSMC. [32]
El 7 de octubre de 2019, TSMC anunció que comenzaron a entregar productos N7 + al mercado en un gran volumen. [33]
El 27 de marzo de 2021, el CEO de Intel anunció que lanzarán procesadores Meteor Lake en 2023 [34]
Comercialización de tecnología
En junio de 2018, AMD anunció el lanzamiento de las GPU Radeon Instinct de 7 nm en la segunda mitad de 2018. [35] En agosto de 2018, la compañía confirmó el lanzamiento de las GPU. [36]
El 21 de agosto de 2018, Huawei anunció que su SoC HiSilicon Kirin 980 se usará en su Huawei Mate 20 y Mate 20 Pro construido con el proceso de 7 nm (N7) de TSMC.
El 12 de septiembre de 2018, Apple anunció su chip A12 Bionic utilizado en iPhone XS y iPhone XR construido con el proceso de 7 nm (N7) de TSMC. El procesador A12 se convirtió en el primer chip de 7 nm para uso en el mercado masivo, ya que se lanzó antes que el Huawei Mate 20. [37] [38] El 30 de octubre de 2018, Apple anunció su chip A12X Bionic utilizado en el iPad Pro construido con 7 nm de TSMC ( N7) proceso. [39]
El 4 de diciembre de 2018, Qualcomm anunció su Snapdragon 855 y 8cx construidos con el proceso de 7 nm (N7) de TSMC. [40] El primer producto masivo con Snapdragon 855 fue el Lenovo Z5 Pro GT, que se anunció el 18 de diciembre de 2018. [41]
El 29 de mayo de 2019, MediaTek anunció su 5G SoC construido utilizando un proceso TSMC de 7 nm. [42]
El 7 de julio de 2019, AMD lanzó oficialmente su serie Ryzen 3000 de unidades de procesamiento central, basadas en el proceso TSMC de 7 nm y la microarquitectura Zen 2 .
El 6 de agosto de 2019, Samsung anunció su Exynos 9825 SoC, el primer chip construido con su proceso 7LPP. El Exynos 9825 es el primer chip del mercado masivo construido con EUVL . [43]
El 6 de septiembre de 2019, Huawei anunció sus SoC HiSilicon Kirin 990 4G y 990 5G , creados con los procesos N7 y N7 + de TSMC. [44]
El 10 de septiembre de 2019, Apple anunció su chip A13 Bionic utilizado en iPhone 11 y iPhone 11 Pro construido con el proceso N7P de segunda generación de TSMC. [45]
La fabricación de 7 nm representó el 36% de los ingresos de TSMC en el segundo trimestre de 2020. [46]
El 17 de agosto de 2020, IBM anunció su procesador IBM Power 10 . [45]
El 23 de marzo de 2021, el CEO de Intel, Pat Gelsinger, anunció oficialmente la familia de microprocesadores Meteor Lake de 7 nm en el webcast Intel Unleashed: Engineering the Future. [47] [48]
Dificultades de patrón de 7 nm
Se espera que el nodo de fundición de 7 nm utilice cualquiera de las siguientes tecnologías de modelado o una combinación de ellas: división de tono , modelado autoalineado y litografía EUV . Cada una de estas tecnologías conlleva desafíos significativos en el control de dimensión crítica (CD), así como en la ubicación de patrones, todos relacionados con características vecinas.
División de tono
La división del tono implica dividir las características que están demasiado juntas en diferentes máscaras, que se exponen sucesivamente, seguido de un procesamiento de grabado litográfico. Debido al uso de diferentes exposiciones, siempre existe el riesgo de error de superposición entre las dos exposiciones, así como diferentes CD resultantes de las diferentes exposiciones.
Patrones espaciadores
El patrón de espaciador implica depositar una capa sobre características pre-modeladas, luego grabar de nuevo para formar espaciadores en las paredes laterales de esas características, conocidas como características centrales. Después de eliminar las características centrales, los espaciadores se utilizan como una máscara de grabado para definir zanjas en la capa subyacente. Si bien el control de CD del espaciador es generalmente excelente, el CD de zanja puede caer en una de dos poblaciones, debido a las dos posibilidades de ubicarse donde se ubicó una característica central o en el espacio restante. Esto se conoce como "paso de tono". [49] Generalmente tono = CD central + CD con espacio + 2 * CD espaciador, pero esto no garantiza CD central = CD con espacio. Para características FEOL como la puerta o el aislamiento del área activa (p. Ej., Aletas), el CD de zanja no es tan crítico como el CD definido por espaciador, en cuyo caso, el patrón de espaciador es en realidad el enfoque de patrón preferido.
Cuando se utiliza un patrón cuádruple autoalineado (SAQP), se utiliza un segundo espaciador que reemplaza al primero. En este caso, el CD del núcleo se reemplaza por el CD del núcleo - 2 * CD del segundo espaciador, y el CD del espacio se reemplaza por el CD del espacio - 2 * el CD del segundo espaciador. Por lo tanto, algunas dimensiones de características están estrictamente definidas por el segundo CD espaciador, mientras que las dimensiones restantes de características están definidas por el CD central, el paso del núcleo y el primer y segundo CD espaciadores. El CD del núcleo y el tono del núcleo se definen mediante litografía convencional, mientras que los CD espaciadores son independientes de la litografía. De hecho, se espera que esto tenga menos variación que la división de tono, donde una exposición adicional define su propio CD, tanto directamente como a través de la superposición.
Las líneas definidas por espaciadores también requieren corte. Los puntos de corte pueden cambiar en la exposición, lo que da como resultado extremos de línea distorsionados o intrusiones en líneas adyacentes.
Se ha implementado el grabado litográfico autoalineado (SALELE) para el patrón BEOL de 7 nm. [50]
Litografía EUV
La litografía ultravioleta extrema (también conocida como EUV o EUVL ) es capaz de resolver características por debajo de 20 nm en el estilo de litografía convencional. Sin embargo, la naturaleza reflectante en 3D de la máscara EUV da como resultado nuevas anomalías en las imágenes. Una molestia particular es el efecto de dos barras, donde un par de características idénticas en forma de barra no se enfocan de manera idéntica. Una característica está esencialmente a la "sombra" de la otra. En consecuencia, las dos funciones generalmente tienen CD diferentes que cambian a través del enfoque, y estas funciones también cambian de posición a través del enfoque. [51] [52] [53] Este efecto puede ser similar al que se puede encontrar con la división del tono. Un problema relacionado es la diferencia de mejor enfoque entre características de diferentes lanzamientos. [54]
EUV también tiene problemas para imprimir de manera confiable todas las funciones en una gran población; algunos contactos pueden faltar por completo o las líneas pueden estar puenteadas. Estos se conocen como fallas de impresión estocástica. [55] [56] El nivel de defectos es del orden de 1K / mm 2 . [57]
La brecha de punta a punta es difícil de controlar para EUV, en gran parte debido a la restricción de iluminación. [58] Se prefiere una (s) exposición (es) separada (s) para las líneas de corte.
Se han utilizado máscaras de desplazamiento de fase atenuada en la producción para el nodo de 90 nm para ventanas de enfoque adecuadas para contactos de tono arbitrario con la longitud de onda del láser ArF (193 nm), [59] [60] mientras que esta mejora de resolución no está disponible para EUV. [61] [62]
En la conferencia de litografía EUV de 2021 SPIE, un cliente de TSMC informó que el rendimiento de contacto de EUV era comparable al rendimiento de multipatrón de inmersión. [63]
Comparación con nodos anteriores
Debido a estos desafíos, 7 nm presenta una dificultad de creación de patrones sin precedentes en el extremo final de la línea (BEOL). El anterior nodo de fundición de gran volumen y larga duración (Samsung 10 nm, TSMC 16 nm) utilizaba la división de tono para las capas de metal de tono más estrecho. [64] [65] [66]
Duración del ciclo: inmersión frente a EUV
Proceso | Inmersión (≥ 275 WPH) [67] | EUV (1500 obleas / día) [68] |
---|---|---|
Capa de patrón único : 1 día de finalización por inmersión | 6000 obleas / día | 1500 obleas / día |
Capa de doble patrón: 2 días de finalización por inmersión | 6000 obleas / 2 días | 3000 obleas / 2 días |
Capa de patrón triple : 3 días de finalización por inmersión | 6000 obleas / 3 días | 4500 obleas / 3 días |
Capa con patrón cuádruple : 4 días de finalización por inmersión | 6000 obleas / 4 días | 6000 obleas / 4 días |
Debido a que las herramientas de inmersión son más rápidas actualmente, el multipatrón todavía se usa en la mayoría de las capas. En las capas que requieren un patrón cuádruple de inmersión, el rendimiento de finalización de capa por EUV es comparable. En las otras capas, la inmersión sería más productiva para completar la capa incluso con múltiples patrones.
Nodos de proceso de 7 nm y ofertas de proceso
El nombre de los nodos de proceso por diferentes fabricantes importantes (TSMC, Intel, Samsung, GlobalFoundries) está parcialmente impulsado por el marketing y no está directamente relacionado con ninguna distancia medible en un chip; por ejemplo, el nodo de 7 nm de TSMC es similar en algunas dimensiones clave al 10 nm (consulte la densidad del transistor, el paso de la puerta y el paso del metal en la siguiente tabla). Sin embargo, a partir de 2017, la carrera tecnológica hacia la mayor densidad seguía siendo competitiva entre los principales jugadores, con TSMC, Samsung e Intel ocupando posiciones de liderazgo entre los años 2016 y 2017 cuando se mide por el tamaño de función más pequeño en el chip. [69] [70]
Dado que la implementación de EUV a 7 nm todavía es limitada, el multipatrón sigue desempeñando un papel importante en el costo y el rendimiento; EUV agrega consideraciones adicionales. La resolución de la mayoría de las capas críticas todavía está determinada por múltiples patrones. Por ejemplo, para los 7 nm de Samsung, incluso con capas de paso de 36 nm de patrón único EUV, las capas de paso de 44 nm seguirían teniendo un patrón cuádruple. [71]
TSMC N7FF [72] | Samsung 7LPP [73] [74] | Intel 10 nm | TSMC N7P ('segunda generación 7 nm') [30] | TSMC N7FF + [75] | TSMC N6 | SMIC N + 1 (> 7 nm) | SMIC N + 2 (7 nm) | SMIC 7nm EUV | |
---|---|---|---|---|---|---|---|---|---|
Densidad de transistores (MTr / mm 2 ) | 96,5 [76] | 95,3 (7LPE) [77] 81,07 (57PP) 85,57 (54PP) [78] | 100,76 [79] | igual que N7FF | 113,9 [76] | 114,2 [28] | Desconocido | Desconocido | Desconocido |
Tamaño de celda de bits SRAM | 0,027 μm 2 [80] | 0,0262 μm 2 [80] | 0,0312 μm 2 | igual que N7FF | Desconocido | Desconocido | Desconocido | Desconocido | Desconocido |
Paso de la puerta del transistor | 54 millas náuticas | 54 millas náuticas | 54 millas náuticas | igual que N7FF | Desconocido | Desconocido | Desconocido | Desconocido | Desconocido |
Paso de aleta del transistor | Desconocido | 27 millas náuticas | 34 millas náuticas | igual que N7FF | Desconocido | Desconocido | Desconocido | Desconocido | Desconocido |
Altura de la aleta del transistor | Desconocido | Desconocido | 53 nanómetro | Desconocido | Desconocido | Desconocido | Desconocido | Desconocido | Desconocido |
Paso mínimo (metálico) | 40 nm | 46 nanómetro | 36 millas náuticas | igual que N7FF | <40 nm | Desconocido | Desconocido | Desconocido | Desconocido |
Implementación de EUV | Ninguno, usó patrón cuádruple autoalineado ( SAQP ) en su lugar | Metal de tono de 36 nm; [71] 20% del conjunto total de capas | Ninguno. Confió en gran medida en SAQP | Ninguno | 4 capas | 5 capas | Ninguno | Ninguno | Sí (después de N + 2) |
Salida de oblea limitada por EUV | N / A | 1500 obleas / día [68] | N / A | N / A | ~ 1000 obleas / día [81] | Desconocido | Desconocido | Desconocido | Desconocido |
Multipatrón (≥ 2 máscaras en una capa) | Contactos / vías de puerta de aletas (patrón cuádruple) [82] Las 10 capas de metal más bajas | Aletas Gate Vias (patrón doble) [83] Metal 1 (patrón triple) [83] Metal de paso de 44 nm (patrón cuádruple) [71] | Igual que 7FF | Igual que 7FF, con reducción en 4 capas de EUV | Igual que 7FF, con reducción en 5 capas EUV | multipatrón con DUV | multipatrón con DUV | Desconocido | |
Estado de lanzamiento | Producción de riesgo de 2017 Producción de 2018 [1] | Producción 2018 | Producción de 2019 [84] | Producción 2019 | Producción de riesgo de 2018 [1] Producción de 2019 | Producción 2020 | Producción de riesgo de abril de 2021, producción en masa de octubre de 2021 | Producción de riesgo a finales de 2021, producción en masa de 2022 | Desconocido |
El proceso 7LP (Leading Performance) de 7 nm de GlobalFoundries habría ofrecido un 40% más de rendimiento o un 60% + menos de potencia con una escala de 2x en densidad y un 30-45 +% menos de costo por dado que su proceso de 14 nm. El paso de polietileno contactado (CPP) habría sido de 56 nm y el paso mínimo de metal (MMP) habría sido de 40 nm, producido con un patrón doble autoalineado (SADP). Una celda 6T SRAM habría tenido un tamaño de 0,269 micrones cuadrados. GlobalFoundries planeó utilizar eventualmente la litografía EUV en un proceso mejorado llamado 7LP +. [85] GlobalFoundries más tarde detuvo el desarrollo de procesos de 7 nm y más. Las fundiciones de todo el mundo detuvieron el concurso para convertirse en una de las principales fundiciones [86].
Intel no ha revelado detalles sobre su proceso de 7 nm, pero se ha estimado que su densidad de transistores es de alrededor de 202-250 millones de transistores por milímetro cuadrado. [87] A partir de 2020, Intel está experimentando problemas con su proceso de 7 nm hasta el punto de subcontratar la producción de sus GPU Ponte Vecchio. [88] [89] El proceso de Intel se ha enfrentado a repetidos retrasos, y ahora se espera la producción en masa en 2023. [90]
Gestión de reglas de diseño de 7 nm en producción en volumen
El patrón de metal de 7 nm practicado actualmente por TSMC implica líneas de patrón doble autoalineado (SADP) con cortes insertados dentro de una celda en una máscara separada según sea necesario para reducir la altura de la celda. [91] Sin embargo, el patrón cuádruple autoalineado (SAQP) se utiliza para formar la aleta, el factor más importante para el rendimiento. [92] Las comprobaciones de las reglas de diseño también permiten evitar los patrones múltiples y proporcionan suficiente espacio libre para los cortes, de modo que solo se necesita una máscara de corte. [92]
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enlaces externos
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