En la fabricación de semiconductores , la Hoja de ruta tecnológica internacional para semiconductores (ITRS) define el proceso de 10 nm como el nodo de tecnología MOSFET que sigue al nodo de 14 nm . " Clase de 10 nm " denota chips fabricados utilizando tecnologías de proceso entre 10 y 20 nm.
Todos los procesos de producción de "10 nm" se basan en la tecnología FinFET ( transistor de efecto de campo de aletas ), un tipo de tecnología MOSFET de compuerta múltiple que es una evolución no plana de la tecnología CMOS de silicio plano . Samsung comenzó su producción de chips de clase de 10 nm en 2013 para sus chips de memoria flash de celda multinivel (MLC) , seguidos de sus SoC utilizando su proceso de 10 nm en 2016. TSMC comenzó la producción comercial de chips de 10 nm en 2016, y Posteriormente, Intel comenzó a producir chips de 10 nm en 2018.
Sin embargo, desde 2009, "nodo" se ha convertido en un nombre comercial con fines de marketing [1] que indica nuevas generaciones de tecnologías de proceso, sin ninguna relación con la longitud de la puerta, el paso de metal o el paso de la puerta. [2] [3] [4] Por ejemplo, los procesos de 7 nm de GlobalFoundries son similares al proceso de 10 nm de Intel, por lo que la noción convencional de un nodo de proceso se ha vuelto borrosa. [5] Los procesos de 10 nm de TSMC y Samsung están en algún lugar entre los procesos de 14 nm y 10 nm de Intel en densidad de transistores . La densidad del transistor (número de transistores por milímetro cuadrado) es más importante que el tamaño del transistor, ya que los transistores más pequeños ya no significan necesariamente un rendimiento mejorado o un aumento en el número de transistores.
Fondo
El ingeniero egipcio-estadounidense Mohamed Atalla y el ingeniero coreano-estadounidense Dawon Kahng (los inventores originales del MOSFET en 1959) [6] demostraron en 1962 un dispositivo que tiene una capa metálica con un espesor nanométrico intercalada entre dos capas semiconductoras , con el metal formando la base y los semiconductores que forman el emisor y el colector. Se depositan capas de metal (la base) en la parte superior de un solo cristal de sustratos semiconductores (el colector), con el emisor de ser un cristalino pieza semiconductor con una tapa o una esquina romo presionada contra la capa metálica (punto de contacto). Con la baja resistencia y los cortos tiempos de tránsito en la base de nanocapa metálica delgada, los dispositivos eran capaces de una alta frecuencia de operación en comparación con los transistores bipolares . El dispositivo demostrado por Atalla y Kahng depositó películas delgadas de oro (Au) con un espesor de 10 nm sobre germanio tipo n (n-Ge) y el punto de contacto fue silicio tipo n (n-Si). [7]
En 1987, el ingeniero iraní-estadounidense Bijan Davari dirigió un equipo de investigación de IBM que demostró el primer MOSFET con un espesor de óxido de puerta de 10 nm , utilizando tecnología de puerta de tungsteno . [8]
En 2002, un equipo internacional de investigadores de UC Berkeley , que incluía a Shibly Ahmed (bangladesí), Scott Bell, Cyrus Tabery (iraní), Jeffrey Bokor, David Kyser, Chenming Hu ( Taiwan Semiconductor Manufacturing Company ) y Tsu-Jae King Liu , demostró el primer FinFET con una longitud de puerta de 10 nm. [9] [10]
El nombre original del ITRS de este nodo de tecnología era "11 nm". Según la edición de 2007 de la hoja de ruta, para el año 2022, el medio tono (es decir, la mitad de la distancia entre características idénticas en una matriz) para una DRAM debería ser de 11 nm .
En 2008, Pat Gelsinger , que en ese momento se desempeñaba como director de tecnología de Intel, dijo que Intel vio un "camino claro" hacia el nodo de 10 nm. [11] [12]
En 2011, Samsung anunció planes para introducir el proceso de 10 nm el año siguiente. [13] En 2012, Samsung anunció chips de memoria flash eMMC que se producen mediante el proceso de 10 nm. [14]
En realidad, "10 nm", como se entiende generalmente en 2018, solo se produce en grandes volúmenes en Samsung . GlobalFoundries se ha saltado 10 nm, Intel aún no ha comenzado la producción de 10 nm de alto volumen, debido a problemas de rendimiento, y TSMC ha considerado que 10 nm es un nodo de corta duración, [15] principalmente dedicado a procesadores para Apple durante 2017-2018 , pasando a 7 nm en 2018.
También se debe hacer una distinción entre los 10 nm comercializados por las fundiciones y los 10 nm comercializados por las empresas de DRAM.
Historia de la producción de tecnología
En abril de 2013, Samsung anunció que había comenzado la producción en masa de chips de memoria flash de celda multinivel (MLC) utilizando un proceso de clase de 10 nm, que, según Tom's Hardware, Samsung definió como "un nodo de tecnología de proceso en algún lugar entre 10- nm y 20 nm ". [16] El 17 de octubre de 2016, Samsung Electronics anunció la producción en masa de chips SoC a 10 nm. [17] El principal desafío anunciado de la tecnología ha sido el triple patrón para su capa de metal. [18] [19]
TSMC comenzó la producción comercial de chips de 10 nm a principios de 2016, antes de pasar a la producción en masa a principios de 2017. [20]
El 21 de abril de 2017, Samsung comenzó a enviar su teléfono inteligente Galaxy S8 que usa la versión de la compañía del procesador de 10 nm. [21] El 12 de junio de 2017, Apple entregó tabletas iPad Pro de segunda generación con chips Apple A10X producidos por TSMC utilizando el proceso FinFET de 10 nm. [22]
El 12 de septiembre de 2017, Apple anunció el Apple A11 , un sistema basado en ARM de 64 bits en un chip, fabricado por TSMC utilizando un proceso FinFET de 10 nm y que contiene 4,3 mil millones de transistores en un dado de 87,66 mm 2 .
En abril de 2018, Intel anunció un retraso en la producción en volumen de CPU convencionales de 10 nm hasta algún momento de 2019. [23] En julio, la hora exacta se fijó aún más en la temporada navideña. [24] Mientras tanto, sin embargo, lanzaron un chip móvil de 10 nm de bajo consumo, aunque exclusivo de los mercados chinos y con gran parte del chip desactivado. [25]
En junio de 2018 en VLSI 2018, Samsung anunció sus procesos 11LPP y 8LPP. 11LPP es un híbrido basado en la tecnología Samsung de 14 nm y 10 nm. 11LPP se basa en su BEOL de 10 nm, no en su BEOL de 20 nm como su 14LPP. 8LPP se basa en su proceso 10LPP. [26] [27]
Nvidia lanzó sus GPU de la serie GeForce 30 en septiembre de 2020. Están fabricadas en una versión personalizada del proceso de 8 nm de Samsung, llamado Samsung 8N, con una densidad de transistores de 44,56 millones de transistores por mm². [28] [29]
Nodos de proceso de 10 nm
Fundición
Reglas básicas del dispositivo lógico ITRS (2015) | Samsung | TSMC | Intel | ||||
---|---|---|---|---|---|---|---|
Nombre del proceso | 16/14 nanómetro | 11/10 nm | 10 nm | 11 millas náuticas | 8 millas náuticas | 10 nm | 10 nm [a] |
Densidad de transistores (MTr / mm²) | Desconocido | Desconocido | 51,82 [27] | 54,38 [27] | 61,18 [27] | 52,51 [31] | 100,8 [32] [b] |
Paso de la puerta del transistor (nm) | 70 | 48 | 68 | ? | 64 | 66 | 54 |
Paso de interconexión (nm) | 56 | 36 | 51 | ? | ? | 44 | 36 |
Paso de aleta del transistor (nm) | 42 | 36 | 42 | ? | 42 | 36 | 34 |
Altura de la aleta del transistor (nm) | 42 | 42 | 49 | ? | ? | Desconocido | 53 |
Año productivo | 2015 | 2017 | 2017 [27] | 2018 | 2018 | 2016 [c] 2017 [d] | 2018 |
- ^ Mediciones del proceso utilizado para Cannon Lake en 2018. No está claro si serán las mismas para el próximo proceso de 10 nm de Intel en 2019. [30]
- ^ Intel usa esta fórmula: [33]
- ^ aceptar cintas adhesivas [20]
- ^ envío de gran volumen [20]
El paso de la puerta del transistor también se conoce como CPP (paso poligonal contactado) y el paso de interconexión también se conoce como MMP (paso mínimo de metal). Samsung informó que su proceso de 10 nm tiene un paso de puerta de transistor de 64 nm y un paso de interconexión de 48 nm. TSMC informó que su proceso de 10 nm tiene un paso de puerta de transistor de 64 nm y un paso de interconexión de 42 nm. Una investigación adicional de Tech Insights reveló que estos valores eran falsos y se actualizaron en consecuencia. Además, MSSCORPS CO actualizó la altura de la aleta del transistor del proceso de 10 nm de Samsung en SEMICON Taiwán 2017. [34] [35] [36] [37] [38] GlobalFoundries decidió no desarrollar un nodo de 10 nm, porque creía sería de corta duración. [39] El proceso de 8 nm de Samsung es el último de la empresa en utilizar exclusivamente litografía DUV. [40]
DRAM "clase 10nm"
Para la industria de DRAM, el término "clase de 10 nm" se usa a menudo y esta dimensión generalmente se refiere al medio tono del área activa. [ cita requerida ] Las estructuras de fundición de "10 nm" son generalmente mucho más grandes. [ cita requerida ]
Generalmente, la clase de 10 nm se refiere a DRAM con un tamaño de característica de 10 a 19 nm y se introdujo por primera vez c. 2016. A partir de 2020, hay tres generaciones de DRAM de clase de 10 nm: 1xnm (19-17 nm, Gen1); 1ynm (16-14 nm, Gen2); y 1znm (13-11 nm, Gen3). [41] La DRAM "1z" de tercera generación fue introducida por primera vez en 2019 por Samsung , e inicialmente se declaró que se produciría utilizando litografía ArF sin el uso de litografía EUV; [42] [43] La producción posterior utilizó litografía EUV. [44]
Más allá de 1z Samsung nombra su siguiente nodo (cuarta generación de clase de 10 nm) DRAM: "D1a" (para 2021), y más allá de ese D1b (esperado para 2022); mientras que Micron se refiere a los "nodos" sucesivos como "D1α" y "D1β". [45] Micron anunció un volumen de envío de DRAM de clase 1α a principios de 2021. [46]
Referencias
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