CoreConnect es una arquitectura de bus de microprocesador de IBM para diseños de sistema en un chip (SoC). Fue diseñado para facilitar la integración y reutilización de procesadores, sistemas y núcleos periféricos dentro de diseños SoC estándar y personalizados. Como punto de diseño estándar de SoC , sirve como base para dispositivos IBM o no IBM. Los elementos de esta arquitectura incluyen el bus local del procesador (PLB), el bus periférico en chip (OPB), un puente de bus y un bus de registro de control de dispositivo (DCR). Los periféricos de alto rendimiento se conectan al ancho de banda alto , baja latenciaPLB. Los núcleos periféricos más lentos se conectan al OPB, lo que reduce el tráfico en el PLB. CoreConnect tiene capacidades de enlace con la arquitectura de bus AMBA de la competencia , lo que permite la reutilización de componentes SoC existentes.
IBM pone el bus CoreConnect a disposición de los proveedores de herramientas, las principales empresas de IP y las empresas de desarrollo de chips como una arquitectura sin cargo ni regalías. Como tal, tiene licencia de más de 1500 empresas de electrónica como Cadence , Ericsson , Lucent , Nokia , Siemens y Synopsys .
CoreConnect es una parte integral de las ofertas integradas de IBM y se utiliza ampliamente en sus diseños basados en PowerPC 4x0 . En el pasado, Xilinx usaba CoreConnect como infraestructura para todos sus diseños de procesadores integrados.
Bus local del procesador (PLB)
- Bus local del procesador general
- Bus sincrónico, no multiplexado
- Buses de datos de lectura y escritura separados
- Admite lectura y escritura simultáneas
- Bus arbitrado, de prioridad programable y multimaestro
- Dirección de 32 bits hasta 64 bits
- Implementaciones de 32/64/128 bits (a 256 bits)
- 66/133/183 MHz (32- / 64- / 128 bits)
- Canalizado, admite transacciones divididas anticipadas
- Arbitraje superpuesto (último ciclo)
- Admite ráfagas fijas de longitud variable
- Bloqueo de bus
- Gran capacidad de ancho de banda, hasta 2,9 GB / s.
Bus de periféricos en chip (OPB)
- Bus de periféricos para dispositivos más lentos
- Bus sincrónico, no multiplexado
- Multimaestro, bus arbitrado
- Hasta un bus de direcciones de 64 bits
- Buses separados de lectura y escritura de 32 bits
- Transacciones canalizadas
- Arbitraje superpuesto (último ciclo)
- Soporta ráfagas
- Dimensionamiento de bus dinámico, dispositivos de 8, 16 y 32 bits
- Transferencias de datos de ciclo único
- Bloqueo de bus (estacionamiento)
Bus de registro de control de dispositivo (DCR)
Este autobús:
- proporciona un movimiento totalmente síncrono de datos GPR entre la CPU y la lógica esclava
- funciona como un bus síncrono, no multiplexado
- tiene buses separados para leer y escribir datos
- consta de un bus de un solo maestro y varios esclavos
- incluye un bus de direcciones de 10 bits
- cuenta con buses de datos de 32 bits
- utiliza ciclos mínimos de lectura / escritura de dos ciclos
- utiliza una arquitectura de multiplexor distribuido
- admite dispositivos de 8, 16 y 32 bits
- realiza transferencias de datos de ciclo único