La memoria de acceso aleatorio dinámica síncrona de velocidad de datos doble 5 ( DDR5 SDRAM ) es un tipo de memoria de acceso aleatorio dinámica síncrona . En comparación con su predecesora DDR4 SDRAM , la DDR5 está planificada para reducir el consumo de energía y duplicar el ancho de banda . [2] El estándar, originalmente previsto para 2018, [3] se publicó el 14 de julio de 2020. [1]
Tipo de RAM | |
Desarrollador | JEDEC |
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Tipo | Memoria dinámica sincrónica de acceso aleatorio |
Generacion | Quinta generación |
Fecha de lanzamiento | 14 de julio de 2020 [1] |
Voltaje | 1,1 V |
Predecesor | SDRAM DDR4 |
Una nueva función llamada Ecualización de realimentación de decisiones (DFE) permite la escalabilidad de la velocidad de E / S para un mayor ancho de banda y una mejora del rendimiento. DDR5 admite más ancho de banda que su predecesor, DDR4 , con 4,8 gigabits por segundo posibles, pero no se envía en el momento del lanzamiento. [4] DDR5 tendrá aproximadamente la misma latencia que DDR4 y DDR3. [5]
Rambus anunció un DIMM DDR5 en funcionamiento en septiembre de 2017. [6] [7] El 15 de noviembre de 2018, SK Hynix anunció la finalización de su primer chip RAM DDR5; funciona a 5200 MT / sa 1,1 V. [8] En febrero de 2019, SK Hynix anunció un chip de 6400 MT / s, la velocidad más alta permitida oficialmente por el estándar preliminar DDR5. [9] Algunas empresas tenían previsto lanzar los primeros productos al mercado a finales de 2019. [10] SK Hynix lanzó oficialmente el primer chip DRAM DDR5 del mundo el 6 de octubre de 2020. [11] [12]
El estándar independiente JEDEC LP-DDR5 (Low Power Double Data Rate 5), destinado a portátiles y teléfonos inteligentes, se lanzó en febrero de 2019. [13]
En comparación con DDR4, DDR5 reduce aún más el voltaje de la memoria a 1,1 V, lo que reduce el consumo de energía. Los módulos DDR5 pueden incorporar reguladores de voltaje integrados para alcanzar velocidades más altas; pero como esto aumentará el costo, se espera que se implemente solo en módulos de consumo de nivel de servidor y posiblemente de alta gama. [7] DDR5 admite una velocidad de 51,2 GB / s por módulo [14] y 2 canales de memoria por módulo. [15] [16]
Existe una expectativa general de que la mayoría de los casos de uso que actualmente usan DDR4 eventualmente migrarán a DDR5. Para ser utilizable en ordenadores de sobremesa y servidores (ordenadores portátiles presumiblemente utilizarán LPDDR5 en su lugar), los controladores de memoria integrados de, por ejemplo Intel 's y AMD ' s CPUs tendrán que apoyarlo; a junio de 2020, no ha habido ningún anuncio oficial de apoyo de ninguno de los dos. Las CPU Rocket Lake de 11a generación de Intel y las CPU de la serie Ryzen 5000 de AMD todavía usan RAM DDR4. [17] Se informa que una hoja de ruta interna de AMD filtrada muestra compatibilidad con DDR5 para CPU Zen 4 2022 y APU Zen 3+. [18] Una diapositiva filtrada muestra el soporte DDR5 planificado en la microarquitectura Sapphire Rapids de Intel 2021 y la microarquitectura Alder Lake . [19]
DIMM versus chips de memoria
Si bien las generaciones anteriores de SDRAM permitían DIMM sin búfer que consistían en chips de memoria y cableado pasivo (más una pequeña ROM de detección de presencia en serie ), los DIMM DDR5 requieren circuitos activos adicionales, lo que hace que la interfaz al DIMM sea diferente de la interfaz a los chips RAM.
Los módulos DIMM DDR5 se suministran con potencia en bloque a 1,2 V y potencia de interfaz de gestión a 3,3 V, [20] y utilizan circuitos integrados (un circuito integrado de gestión de energía [21] y componentes pasivos asociados ) para convertir al voltaje más bajo requerido por el chips de memoria. La regulación de voltaje final cerca del punto de uso proporciona energía más estable y refleja el desarrollo de módulos reguladores de voltaje para fuentes de alimentación de CPU.
Todos los DIMM DDR5 están registrados ; [ cita requerida ] un chip de "controlador de reloj registrado" (RCD) convierte un bus de dirección / comando de velocidad de datos doble de 7 bits de ancho en el DIMM en las señales de dirección / comando de velocidad de datos única de 14 bits esperadas por los chips DRAM .
A diferencia de DDR4, todos los DIMM DDR5 tendrán ECC en chip, donde los errores se detectan y corrigen antes de enviar datos a la CPU. Seguirán existiendo variantes de DIMM DDR5 no ECC y ECC; las variantes de ECC tendrán líneas de datos adicionales a la CPU para enviar datos de detección de errores, lo que permitirá a la CPU detectar y corregir errores que ocurrieron en tránsito. [ cita requerida ]
Cada DIMM tiene dos canales independientes. Si bien las generaciones anteriores de SDRAM tenían un bus CA [ vago ] que controlaba 64 o 72 líneas de datos (no ECC / ECC), cada DIMM DDR5 tiene dos buses CA que controlan 32 o 40 líneas de datos (no ECC / ECC) cada uno, para un total de 64 u 80 líneas de datos. Este ancho de bus de 4 bytes multiplicado por una longitud de ráfaga mínima duplicada de 16 conserva el tamaño de acceso mínimo de 64 bytes, que coincide con el tamaño de línea de caché utilizado por los microprocesadores x86 . [ cita requerida ]
Operación
Las velocidades de memoria DDR5 estándar varían de 4800 a 6400 millones de transferencias por segundo (PC5-38400 a PC5-51200). Es posible que se agreguen velocidades más altas más adelante, como sucedió con las generaciones anteriores.
En comparación con DDR4 SDRAM, la longitud de ráfaga mínima se duplicó a 16, con la opción de "corte de ráfaga" después de 8 transferencias. El rango de direccionamiento también se amplía ligeramente de la siguiente manera:
- El número de bits de ID de chip permanece en 3, lo que permite hasta 8 chips apilados.
- Se agregó un tercer bit de grupo de bancos (BG2), lo que permite hasta 8 grupos de bancos.
- El número máximo de bancos por grupo bancario permanece en 4.
- El número de bits de dirección de fila permanece en 17, para un máximo de 128K filas.
- Se agrega un bit de dirección de columna más (C10), lo que permite hasta 8192 columnas (páginas de 1 KB) en × 4 chips.
- Se eliminan los bits de dirección de tres columnas menos significativos (C0, C1, C2) ; todas las lecturas y escrituras deben comenzar en una dirección de columna que sea múltiplo de 8.
- Un bit está reservado para abordar expansión como ya sea un poco cuarto chip de ID (CID3) o un bit de dirección de fila adicional (R17).
Codificación de comandos
Mando | CS | Bits de comando / dirección (CA) | |||||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 | 13 | ||
Activo (activar) Abrir una fila | L | L | L | Fila R0–3 | Banco | Grupo bancario | Chip CID0–2 | ||||||||
H | Fila R4–16 | R17 / CID3 | |||||||||||||
Sin asignar, reservado | L | L | H | V | |||||||||||
H | V | ||||||||||||||
Sin asignar, reservado | L | H | L | L | L | V | |||||||||
H | V | ||||||||||||||
Patrón de escritura | L | H | L | L | H | L | H | Banco | Grupo bancario | Chip CID0–2 | |||||
H | V | Columna C3–10 | V | AP | H | V | CID3 | ||||||||
Sin asignar, reservado | L | H | L | L | H | H | V | ||||||||
H | V | ||||||||||||||
Registro de modo de escritura | L | H | L | H | L | L | Dirección MRA0–7 | V | |||||||
H | Datos MRD0–7 | V | CW | V | |||||||||||
Registro de modo leído | L | H | L | H | L | H | Dirección MRA0–7 | V | |||||||
H | V | CW | V | ||||||||||||
Escribir | L | H | L | H | H | L | licenciado en Derecho | Banco | Grupo bancario | Chip CID0–2 | |||||
H | V | Columna C3–10 | V | AP | WRP | V | CID3 | ||||||||
Leer | L | H | L | H | H | H | licenciado en Derecho | Banco | Grupo bancario | Chip CID0–2 | |||||
H | V | Columna C3–10 | V | AP | V | CID3 | |||||||||
Vref CA | L | H | H | L | L | L | Datos | V | |||||||
Refrescar todo | L | H | H | L | L | H | CID3 | V | L | Chip CID0–2 | |||||
Actualizar el mismo banco | L | H | H | L | L | H | CID3 | Banco | V | H | Chip CID0–2 | ||||
Precargar todo | L | H | H | L | H | L | CID3 | V | L | Chip CID0–2 | |||||
Precargar el mismo banco | L | H | H | L | H | L | CID3 | Banco | V | H | Chip CID0–2 | ||||
Precarga | L | H | H | L | H | H | CID3 | Banco | Grupo bancario | Chip CID0–2 | |||||
Sin asignar, reservado | L | H | H | H | L | L | V | ||||||||
Entrada de actualización automática | L | H | H | H | L | H | V | L | V | ||||||
Entrada de apagado | L | H | H | H | L | H | V | H | ODT | V | |||||
Mando multiusos | L | H | H | H | H | L | Comando CMD0–7 | V | |||||||
Salida de apagado, sin operación | L | H | H | H | H | H | V | ||||||||
Deseleccionar (sin operación) | H | X | |||||||||||||
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La codificación de comandos se reorganizó significativamente y se inspira en la de LP-DDR4 ; Los comandos se envían utilizando uno o dos ciclos con bus de 14 bits. Algunos comandos simples (por ejemplo, precarga) toman un ciclo, mientras que los que incluyen una dirección (activar, leer, escribir) usan dos ciclos para incluir 28 bits de información.
También como LPDDR, ahora hay registros de modo de 256 × 8 bits, en lugar de registros de 8 × 13 bits. Y en lugar de reservarse un registro (MR7) para que lo utilice el chip controlador de reloj registrado, se define un segundo banco completo de registros de modo (seleccionado mediante el bit CW).
El comando "Escribir patrón" es nuevo para DDR5; esto es idéntico a un comando de escritura, pero no se transmiten datos. En cambio, el rango se llena con copias de un registro de modo de 1 byte (que por defecto es todo cero). Aunque esto toma la misma cantidad de tiempo que una escritura normal, no manejar las líneas de datos ahorra energía. Además, las escrituras en varios bancos se pueden intercalar más de cerca.
El comando multipropósito incluye varios subcomandos para entrenamiento y calibración del bus de datos.
Referencias
- ^ a b Smith, Ryan (14 de julio de 2020). "Lanzamiento de la especificación de memoria DDR5: preparando el escenario para DDR5-6400 y más allá" . AnandTech . Consultado el 15 de julio de 2020 .
- ^ Manion, Wayne (31 de marzo de 2017). "DDR5 aumentará el ancho de banda y reducirá el consumo de energía" . Informe técnico . Consultado el 1 de abril de 2017 .
- ^ Cunningham, Andrew (31 de marzo de 2017). "La memoria RAM DDR5 de próxima generación duplicará la velocidad de la DDR4 en 2018" . Ars Technica . Consultado el 15 de enero de 2018 .
- ^ "El nuevo estándar DDR5 SDRAM admite el doble de ancho de banda que DDR4" . AppleInsider . Consultado el 21 de julio de 2020 .
- ^ Dr. Ian Cutress. "Información sobre latencias y subtiempo de DDR5" . Anandtech.
- ^ Lilly, Paul (22 de septiembre de 2017). "La memoria DDR5 es dos veces más rápida que la DDR4 y está programada para 2019" . Jugador de PC . Consultado el 15 de enero de 2018 .
- ^ a b Tyson, Mark (22 de septiembre de 2017). "Rambus anuncia el primer DDR5 DIMM - RAM - News completamente funcional de la industria" . hexus.net .
- ^ Malakar, Abhishek (18 de noviembre de 2018). "SK Hynix desarrolla el primer chip de memoria DDR5-5200 de 16 Gb" . Archivado desde el original el 31 de marzo de 2019 . Consultado el 18 de noviembre de 2018 .
- ^ Shilov, Anton. "Detalles de SK Hynix DDR5-6400" . www.anandtech.com .
- ^ "SK Hynix, Samsung detallan los productos DDR5 que llegarán este año" . Hardware de Tom . 23 de febrero de 2019.
- ^ "SK hynix lanza la primera DRAM DDR5 del mundo" . www.hpcwire.com .
- ^ "SK hynix: DDR5 DRAM se lanza" . businesskorea.co.kr .
- ^ "Estándar de actualizaciones de JEDEC para dispositivos de memoria de bajo consumo: LPDDR5" (Comunicado de prensa). JEDEC . 19 de febrero de 2019.
- ^ Lilly, Paul (22 de septiembre de 2017). "La memoria DDR5 es dos veces más rápida que la DDR4 y está programada para 2019" .
- ^ "Lo que sabemos sobre DDR5 hasta ahora" . Hardware de Tom . 7 de junio de 2019.
- ^ "DDR5 - ¡La guía definitiva!" . 27 de abril de 2019.
- ^ Lisa, Su (28 de octubre de 2020) [2020]. "Procesadores de escritorio AMD - Ryzen 5 5600X" . Oficial de AMD . Archivado desde el original el 28 de octubre de 2020 . Consultado el 28 de octubre de 2020 .
- ^ "Noticias de HW - Supercomputadora Cryptomining Malware, DDR5 y AMD, Ryzen 3 1200 AF" . Gamers Nexus.
- ^ Verheyde 2019-05-22T16: 50: 03Z, Arne. "La hoja de ruta filtrada del servidor Intel muestra DDR5, PCIe 5.0 en 2021, Granite Rapids en 2022" . Hardware de Tom .
- ^ "P8900 PMIC para DDR5 RDIMM y LRDIMM" . Renesas . Consultado el 19 de julio de 2020 .
"P8911 PMIC para módulos de memoria DDR5 cliente" . Renesas . Consultado el 19 de julio de 2020 . - ^ Solicitud de EE. UU . 2019/0340142 , Patel, Shwetal Arvind; Zhang, Andy & Meng, Wen Jie et al., "Protocolo y operación de interfaz DDR5 PMIC", publicado el 7 de noviembre de 2019, asignado a Integrated Device Technology , Inc.
- ^ "DDR5 Full Spec Draft Rev0.1" (PDF) . Comité JEDEC JC42.3. 4 de diciembre de 2017 . Consultado el 19 de julio de 2020 .
enlaces externos
- Memoria principal: DDR4 y DDR5 SDRAM / JEDEC
- DDR5 Full Spec Draft Rev0.1 : borrador sin terminar del estándar DDR5