Los tiempos de memoria o tiempos de RAM describen la información de tiempo de un módulo de memoria. Debido a las cualidades inherentes de VLSI y microelectrónica, los chips de memoria requieren tiempo para ejecutar completamente los comandos. La ejecución de comandos demasiado rápido provocará daños en los datos y provocará inestabilidad del sistema. Con el tiempo apropiado entre comandos, los módulos / chips de memoria pueden tener la oportunidad de cambiar completamente los transistores, cargar los condensadores y enviar correctamente la señal de retorno de la información al controlador de memoria. Dado que el rendimiento del sistema depende de qué tan rápido se pueda utilizar la memoria, este tiempo afecta directamente el rendimiento del sistema.
La sincronización de la memoria de acceso aleatorio dinámica síncrona moderna (SDRAM) se indica comúnmente usando cuatro parámetros: CL , T RCD , T RP y T RAS en unidades de ciclos de reloj ; Por lo general, se escriben como cuatro números separados por guiones, por ejemplo , 7-8-8-24. El cuarto (t RAS ) a menudo se omite, o un quinto, la tasa de comando , a veces se agrega (normalmente 2T o 1T, también escrito 2N, 1N). Estos parámetros (como parte de un todo más grande) especifican la latencia de reloj de ciertos comandos específicos emitidos a una memoria de acceso aleatorio . Los números más bajos implican una espera más corta entre comandos (según se determina en los ciclos de reloj ).
Lo que determina la latencia absoluta (y por lo tanto el rendimiento del sistema) está determinado tanto por los tiempos como por la frecuencia del reloj de la memoria. Al traducir los tiempos de la memoria en latencia real, es importante tener en cuenta que los tiempos están en unidades de ciclos de reloj , que para la memoria de doble velocidad de datos es la mitad de la velocidad de transferencia comúnmente citada. Sin conocer la frecuencia del reloj, es imposible establecer si un conjunto de temporizaciones es "más rápido" que otro.
Por ejemplo, la memoria DDR3-2000 tiene una frecuencia de reloj de 1000 MHz, lo que produce un ciclo de reloj de 1 ns. Con este reloj de 1 ns, una latencia CAS de 7 da una latencia CAS absoluta de 7 ns. La memoria DDR3-2666 más rápida (con un reloj de 1333 MHz o 0,75 ns por ciclo) puede tener una latencia CAS mayor de 9, pero a una frecuencia de reloj de 1333 MHz, la cantidad de tiempo para esperar 9 ciclos de reloj es de solo 6,75 ns. Es por esta razón que DDR3-2666 CL9 tiene una latencia CAS absoluta más rápida que la memoria DDR3-2000 CL7.
Debe tenerse en cuenta que tanto para DDR3 como para DDR4, los cuatro tiempos descritos anteriormente no son los únicos tiempos relevantes y brindan una descripción general muy breve del rendimiento de la memoria. Los tiempos de memoria completos de un módulo de memoria se almacenan dentro del chip SPD de un módulo. En los módulos DIMM DDR3 y DDR4 , este chip es un chip de memoria flash PROM o EEPROM y contiene el formato de datos de la tabla de temporización estandarizado por JEDEC . Consulte el artículo de SPD para ver el diseño de la tabla entre las diferentes versiones de DDR y ejemplos de otra información de tiempo de memoria que está presente en estos chips.
Los módulos DIMM modernos incluyen un chip ROM de detección de presencia en serie (SPD) que contiene los tiempos de memoria recomendados para la configuración automática, así como perfiles XMP de información de tiempo más rápido (y voltajes más altos) para permitir una rápida y fácil [¿ según quién? ] aumento del rendimiento a través del overclocking. El BIOS en una PC puede permitir al usuario realizar manualmente ajustes de tiempo en un esfuerzo por aumentar el rendimiento (con posible riesgo de disminución de la estabilidad) o, en algunos casos, para aumentar la estabilidad (mediante el uso de tiempos sugeridos). [ aclaración necesaria ]
Nota: El ancho de banda de la memoria mide el rendimiento de la memoria y generalmente está limitado por la tasa de transferencia, no por la latencia. Al intercalar el acceso a los múltiples bancos internos de SDRAM, es posible transferir datos de forma continua a la tasa de transferencia máxima. Es posible que el aumento del ancho de banda tenga un costo de latencia. En particular, cada generación sucesiva de memoria DDR tiene tasas de transferencia más altas, pero la latencia absoluta no cambia significativamente, y especialmente cuando aparece por primera vez en el mercado, la nueva generación generalmente tiene una latencia más larga que la anterior.
Aumentar el ancho de banda de la memoria, incluso mientras aumenta la latencia de la memoria, puede mejorar el rendimiento de un sistema informático con múltiples procesadores y / o múltiples subprocesos de ejecución. Un mayor ancho de banda también aumentará el rendimiento de los procesadores gráficos integrados que no tienen memoria de video dedicada pero usan RAM normal como VRAM . Los procesadores x86 modernos están muy optimizados con técnicas como canalizaciones de instrucciones , ejecución fuera de orden , captación previa de memoria , predicción de dependencia de memoria y predicción de rama para cargar de forma preventiva la memoria desde la RAM (y otras cachés) para acelerar la ejecución aún más. Con esta cantidad de complejidad derivada de la optimización del rendimiento, es difícil establecer con certeza los efectos que los tiempos de memoria pueden tener sobre el rendimiento. Las diferentes cargas de trabajo tienen diferentes patrones de acceso a la memoria y se ven afectadas de manera diferente en el rendimiento por estos tiempos de memoria.
Nombre | Símbolo | Definición |
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Latencia CAS | CL | El número de ciclos entre el envío de una dirección de columna a la memoria y el comienzo de los datos en respuesta. Este es el número de ciclos que se necesitan para leer el primer bit de memoria de una DRAM con la fila correcta ya abierta. A diferencia de los otros números, este no es un máximo, sino un número exacto que debe acordarse entre el controlador de memoria y la memoria. |
Retraso de dirección de fila a dirección de columna | T RCD | El número mínimo de ciclos de reloj requeridos entre la apertura de una fila de memoria y el acceso a columnas dentro de ella. El tiempo para leer el primer bit de memoria de una DRAM sin una fila activa es T RCD + CL. |
Tiempo de precarga de fila | T RP | El número mínimo de ciclos de reloj requeridos entre la emisión del comando de precarga y la apertura de la siguiente fila. El tiempo para leer el primer bit de memoria de una DRAM con la fila incorrecta abierta es T RP + T RCD + CL. |
Fila de tiempo activo | T RAS | El número mínimo de ciclos de reloj requeridos entre un comando activo de fila y la emisión del comando de precarga. Este es el tiempo necesario para actualizar internamente la fila y se superpone con T RCD . En los módulos SDRAM, es simplemente T RCD + CL. De lo contrario, aproximadamente igual a T RCD + 2 × CL. |
Notas:
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Manejo en BIOS
En los sistemas Intel, los tiempos y la administración de la memoria son manejados por el Código de referencia de memoria (MRC), una parte del BIOS . [1] [se necesita una mejor fuente ]
Ver también
Referencias
- ^ Publicado por Alex Watson, posiblemente volver a publicar el contenido original en custompc.com [poco claro] (2007-11-27). "La vida y la época de la placa base moderna" . pag. 8. Archivado desde el original el 22 de julio de 2012 . Consultado el 23 de diciembre de 2016 .