En el diseño electrónico digital, un cruce de dominio de reloj (CDC), o simplemente cruce de reloj , es el cruce de una señal en un circuito digital síncrono de un dominio de reloj a otro. Si una señal no se afirma lo suficiente y no se registra, puede parecer asíncrona en el límite del reloj entrante. [1]
Un sistema síncrono se compone de un solo oscilador electrónico que genera una señal de reloj y su dominio de reloj: los elementos de memoria sincronizados directamente por esa señal de ese oscilador, y la lógica combinacional adjunta a las salidas de esos elementos de memoria.
Debido a los retrasos de la velocidad de la luz , la desviación de la sincronización , etc., el tamaño de un dominio de reloj en un sistema sincrónico de este tipo es inversamente proporcional a la frecuencia del reloj. [2] En las primeras computadoras, normalmente toda la lógica digital se ejecutaba en un solo dominio de reloj. Debido a la pérdida y distorsión de la línea de transmisión , es difícil transportar señales digitales por encima de 66 MHz en trazas de PCB estándar (la señal de reloj es la frecuencia más alta en un sistema digital síncrono), las CPU que funcionan más rápido que esa velocidad invariablemente son CPU de un solo chip con un bucle de bloqueo de fase (PLL) u otro oscilador en chip, manteniendo las señales más rápidas en el chip. Al principio, cada chip de CPU se ejecutaba en su propio dominio de reloj único, y el resto de la lógica digital de la computadora se ejecutaba en otro dominio de reloj más lento. Algunas CPU modernas tienen un reloj de tan alta velocidad que los diseñadores se ven obligados a crear varios dominios de reloj diferentes en un solo chip de CPU. [ cuando? ] [ cuál? ]
Los diferentes dominios de reloj tienen relojes que tienen una frecuencia diferente , una fase diferente (debido a una latencia de reloj diferente o una fuente de reloj diferente), o ambas. [3] De cualquier manera, no se puede confiar en la relación entre los bordes del reloj en los dos dominios.
La sincronización de una señal de un solo bit con un dominio de reloj con una frecuencia más alta se puede lograr registrando la señal a través de un flip-flop que está sincronizado por el dominio de fuente, manteniendo así la señal el tiempo suficiente para ser detectada por el dominio de destino con reloj de frecuencia más alta.
Pueden producirse problemas de metaestabilidad de los CDC entre dominios de reloj asíncronos; esto contrasta con el restablecimiento de la metaestabilidad de cruce de dominios, que puede ocurrir entre dominios de reloj sincrónicos y asincrónicos. [4] Para evitar problemas con la metaestabilidad de CDC en el dominio del reloj de destino, se incluyen un mínimo de 2 etapas de flip-flops de resincronización en el dominio de destino. Sincronizar una señal de un solo bit que atraviesa el dominio del reloj con una frecuencia más lenta es más engorroso. Por lo general, esto requiere un registro en cada dominio de reloj con una forma de retroalimentación desde el dominio de destino al dominio de origen, lo que indica que se detectó la señal. [5] Otros posibles errores de diseño de cruce de dominios de reloj incluyen fallas y pérdida de datos. [6]
En algunos casos, la sincronización del reloj puede resultar en dos dominios de reloj donde el dominio "más lento" cambia de un segundo al siguiente.
Ver también
Referencias
- ↑ Parker, Roy H. (2 de junio de 2004). "Precaución: Clock Crossing - Una receta para datos no contaminados en dominios de reloj" . Revista Chip Design - Herramientas, tecnologías y metodologías . No. 5. Extension Media, Inc. Artículo 32. Archivado desde el original el 27 de marzo de 2019.
- ^ Seitz, Charles L. (diciembre de 1979) [23 de julio de 1978]. "Capítulo 7: Temporización del sistema" (PDF) . En Mead, Carver; Conway, Lynn (eds.). Introducción al diseño de VLSI (1 ed.). Addison Wesley . ISBN 0-20104358-0. ISBN 978-0-20104358-7 . Archivado (PDF) desde el original el 19 de junio de 2020 . Consultado el 6 de agosto de 2020 .(46 páginas) (NB. Cf. región isócrona .)
- ^ Asic World: Interfaz de dos dominios de reloj
- ^ BTV: Restablecer los fundamentos de la firma de cruce de dominio
- ^ Stein, Mike (24 de julio de 2003). "Cruzando el abismo: señales asincrónicas en un mundo sincrónico - a medida que el diseño digital se vuelve cada vez más sofisticado, los circuitos con múltiples relojes deben comunicarse entre sí de manera confiable" (PDF) . EDN . Paradigm Works, Andover, Massachusetts, Estados Unidos. págs. 59–60, 62, 64, 66, 68–69. Archivado (PDF) desde el original el 6 de agosto de 2020 . Consultado el 6 de agosto de 2020 . (7 páginas)
- ^ Semiingeniería: cruce de dominios de reloj (CDC)
Otras lecturas
- Patil, Girish (2004). "Cruce del dominio del reloj: cierre del ciclo de problemas de implementación funcional del dominio del reloj" (PDF) . Sistemas de diseño de cadencia . Archivado desde el original (PDF) el 25 de enero de 2007. (10 páginas)
- Yeung, Ping (2007). "Cinco pasos para la verificación de la calidad de los CDC" (PDF) . eeNews Europa . Mentor Graphics . (17 páginas)
- Athanas, Peter M. (2015). "1: Cruce de dominio de reloj" . LEDA . Curso 4514. Blacksburg, Virginia, Estados Unidos: Departamento de Ingeniería Eléctrica e Informática de Bradley, Virginia Tech . Archivado desde el original el 11 de mayo de 2015 . Consultado el 6 de agosto de 2020 .