La memoria de alto ancho de banda ( HBM ) es una interfaz de memoria de computadora de alta velocidad para memoria de acceso aleatorio dinámico síncrona apilada en 3D (SDRAM) inicialmente de Samsung , AMD y SK Hynix . Se utiliza junto con aceleradores de gráficos de alto rendimiento, dispositivos de red, ASIC y FPGA de AI de centro de datos de alto rendimiento y en algunas supercomputadoras (como NEC SX-Aurora TSUBASA y Fujitsu A64FX ). [1] El primer chip de memoria HBM fue producido por SK Hynix en 2013, [2] y los primeros dispositivos en utilizar HBM fueron AMD Fiji.GPU en 2015. [3] [4]
La memoria de gran ancho de banda fue adoptada por JEDEC como estándar de la industria en octubre de 2013. [5] La segunda generación, HBM2 , fue aceptada por JEDEC en enero de 2016. [6]
Tecnología
HBM logra un mayor ancho de banda mientras usa menos energía en un factor de forma sustancialmente más pequeño que DDR4 o GDDR5 . [7] Esto se logra apilando hasta ocho matrices DRAM (por lo tanto, es un circuito integrado tridimensional ), incluida una matriz base opcional (a menudo un intercalador de silicio [8] [9] ) con un controlador de memoria, que están interconectados por a través de vías de silicio (TSV) y microbumps . La tecnología HBM es similar en principio pero incompatible con la interfaz Hybrid Memory Cube desarrollada por Micron Technology . [10]
El bus de memoria HBM es muy amplio en comparación con otras memorias DRAM como DDR4 o GDDR5. Una pila HBM de cuatro matrices DRAM (4-Hi) tiene dos canales de 128 bits por matriz para un total de 8 canales y un ancho de 1024 bits en total. Una tarjeta gráfica / GPU con cuatro pilas HBM de 4-Hi tendría, por tanto, un bus de memoria con un ancho de 4096 bits. En comparación, el ancho de bus de las memorias GDDR es de 32 bits, con 16 canales para una tarjeta gráfica con una interfaz de memoria de 512 bits. [11] HBM admite hasta 4 GB por paquete.
La mayor cantidad de conexiones a la memoria, en relación con DDR4 o GDDR5, requirió un nuevo método para conectar la memoria HBM a la GPU (u otro procesador). [12] AMD y Nvidia han utilizado chips de silicio especialmente diseñados, llamados intercaladores , para conectar la memoria y la GPU. Este intercalador tiene la ventaja adicional de requerir que la memoria y el procesador estén físicamente cerca, disminuyendo las rutas de memoria. Sin embargo, dado que la fabricación de dispositivos semiconductores es significativamente más cara que la fabricación de placas de circuito impreso , esto añade costes al producto final.
Troquel HBM DRAM
Troquel controlador HBM
Memoria HBM en el paquete GPU de una tarjeta gráfica AMD Radeon R9 Nano
Interfaz
La DRAM de HBM está estrechamente acoplada a la matriz de cómputo del host con una interfaz distribuida. La interfaz está dividida en canales independientes. Los canales son completamente independientes entre sí y no necesariamente sincronizados entre sí. HBM DRAM utiliza una arquitectura de interfaz amplia para lograr un funcionamiento de alta velocidad y bajo consumo de energía. La DRAM de HBM utiliza un reloj diferencial de 500 MHz CK_t / CK_c (donde el sufijo "_t" denota el componente "verdadero" o "positivo" del par diferencial y "_c" representa el "complementario"). Los comandos se registran en el flanco ascendente de CK_t, CK_c. Cada interfaz de canal mantiene un bus de datos de 128 bits que funciona a doble velocidad de datos (DDR). HBM admite tasas de transferencia de 1 GT / s por pin (transfiriendo 1 bit), lo que genera un ancho de banda de paquete total de 128 GB / s. [13]
HBM2
La segunda generación de memoria de gran ancho de banda, HBM2, también especifica hasta ocho matrices por pila y duplica las tasas de transferencia de pines hasta 2 GT / s . Con un acceso de 1024 bits de ancho, HBM2 puede alcanzar un ancho de banda de memoria de 256 GB / s por paquete. La especificación HBM2 permite hasta 8 GB por paquete. Se prevé que HBM2 sea especialmente útil para aplicaciones de consumo sensibles al rendimiento, como la realidad virtual . [14]
El 19 de enero de 2016, Samsung anunció la producción en masa temprana de HBM2, con hasta 8 GB por pila. [15] [16] SK Hynix también anunció la disponibilidad de pilas de 4 GB en agosto de 2016. [17]
Troquel HBM2 DRAM
Troquel controlador HBM2
El intercalador HBM2 de una GPU Radeon RX Vega 64 , sin HBM muere; la GPU todavía está en su lugar
HBM2E
A finales de 2018, JEDEC anunció una actualización de la especificación HBM2, que proporciona un mayor ancho de banda y capacidades. [18] La especificación oficial ahora admite hasta 307 GB / s por pila (velocidad de datos efectiva de 2,5 Tbit / s), aunque los productos que funcionan a esta velocidad ya estaban disponibles. Además, la actualización agregó soporte para pilas de 12-Hi (12 matrices), lo que hace posible capacidades de hasta 24 GB por pila.
El 20 de marzo de 2019, Samsung anunció su Flashbolt HBM2E, con ocho matrices por pila, una tasa de transferencia de 3,2 GT / s , que proporciona un total de 16 GB y 410 GB / s por pila. [19]
El 12 de agosto de 2019, SK Hynix anunció su HBM2E, con ocho matrices por pila, una tasa de transferencia de 3,6 GT / s , que proporciona un total de 16 GB y 460 GB / s por pila. [20] [21] El 2 de julio de 2020, SK Hynix anunció que había comenzado la producción en masa. [22]
HBM3
A fines de 2020, Micron reveló que el estándar HBM2E se actualizaría y, junto con eso, dieron a conocer el próximo estándar conocido como HBMnext (más tarde rebautizado como HBM3). Este es un gran salto generacional de HBM2 y el reemplazo de HBM2E. Esta nueva VRAM llegará al mercado en el cuarto trimestre de 2022. Esto probablemente introducirá una nueva arquitectura como sugiere el nombre.
Si bien la arquitectura puede ser revisada, las filtraciones apuntan a que el rendimiento será similar al del estándar HBM2E actualizado. Es probable que esta RAM se utilice principalmente en GPU de centros de datos . [23] [24] [25] [26]
A mediados de 2021, SK Hynix presentó algunas especificaciones del estándar HBM3, con velocidades de E / S de 5.2Gbps y ancho de banda de 665GB / s por paquete, así como hasta 16 soluciones 2.5D y 3D de alto nivel. [27] [28]
HBM-PIM
En febrero de 2021, Samsung anunció el desarrollo de HBM con procesamiento en memoria. Esta nueva memoria trae capacidades de computación de IA dentro de la memoria, para aumentar el procesamiento de datos a gran escala. Un motor de IA optimizado para DRAM se coloca dentro de cada banco de memoria para permitir el procesamiento paralelo y minimizar el movimiento de datos. Samsung afirma que esto ofrecerá el doble de rendimiento del sistema y reducirá el consumo de energía en más del 70%, sin requerir ningún cambio de hardware o software en el resto del sistema. [29]
Historia
Fondo
La memoria apilada se comercializó inicialmente en la industria de las memorias flash . Toshiba introdujo un chip de memoria flash NAND con ocho matrices apiladas en abril de 2007, [30] seguido por Hynix Semiconductor que introdujo un chip flash NAND con 24 matrices apiladas en septiembre de 2007. [31]
Elpida Memory comercializó la memoria de acceso aleatorio (RAM) apilada en 3D con tecnología mediante silicio a través de (TSV) , que desarrolló el primer chip DRAM de 8 GB (con cuatro matrices DDR3 SDRAM ) en septiembre de 2009 y lo lanzó en junio. 2011. En 2011, SK Hynix introdujo memoria DDR3 de 16 GB ( clase de 40 nm ) con tecnología TSV, [2] Samsung Electronics introdujo DDR3 de 32 GB apilada en 3D ( clase de 30 nm ) basada en TSV en septiembre, y luego Samsung y Micron Technology anunció la tecnología Hybrid Memory Cube (HMC) basada en TSV en octubre. [32]
Desarrollo
El desarrollo de la memoria de gran ancho de banda comenzó en AMD en 2008 para resolver el problema del uso de energía y el factor de forma cada vez mayores de la memoria de la computadora. Durante los siguientes años, AMD desarrolló procedimientos para resolver problemas de apilamiento de troqueles con un equipo dirigido por Bryan Black, miembro senior de AMD. [33] Para ayudar a AMD a realizar su visión de HBM, reclutaron socios de la industria de la memoria, en particular la empresa coreana SK Hynix , [33] que tenía experiencia previa con memoria apilada en 3D, [2] [31] así como socios de la industria del intercalador (empresa taiwanesa UMC ) y la industria del embalaje ( Amkor Technology y ASE ). [33]
El desarrollo de HBM se completó en 2013, cuando SK Hynix construyó el primer chip de memoria HBM. [2] HBM fue adoptado como estándar industrial JESD235 por JEDEC en octubre de 2013, a raíz de una propuesta de AMD y SK Hynix en 2010. [5] La fabricación de alto volumen comenzó en una planta de Hynix en Icheon , Corea del Sur, en 2015.
La primera GPU que utilizó HBM fue AMD Fiji, que se lanzó en junio de 2015 con AMD Radeon R9 Fury X. [3] [34] [35]
En enero de 2016, Samsung Electronics comenzó la producción en masa temprana de HBM2. [15] [16] El mismo mes, JEDEC aceptó HBM2 como estándar JESD235a. [6] El primer chip GPU que utiliza HBM2 es el Nvidia Tesla P100, que se anunció oficialmente en abril de 2016. [36] [37]
Futuro
En Hot Chips en agosto de 2016, tanto Samsung como Hynix anunciaron las tecnologías de memoria HBM de próxima generación. [38] [39] Ambas empresas anunciaron productos de alto rendimiento que se espera tengan mayor densidad, mayor ancho de banda y menor consumo de energía. Samsung también anunció una versión de menor costo de HBM en desarrollo dirigida a los mercados masivos. Quitar la matriz de búfer y disminuir el número de TSV reduce el costo, aunque a expensas de una disminución del ancho de banda general (200 GB / s).
Ver también
- DRAM apilada
- eDRAM
- Módulo multichip de pila de chips
- Cubo de memoria híbrida : estándar de memoria apilada de Micron Technology (2011)
Referencias
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Nvidia adoptará la variante de memoria de alto ancho de banda (HBM) de DRAM apilada que fue desarrollada por AMD e Hynix
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enlaces externos
- DRAM de memoria de gran ancho de banda (HBM) (JESD235) , JEDEC, octubre de 2013
- Lee, Dong Uk; Kim, Kyung Whan; Kim, Kwan Weon; Kim, Hongjung; Kim, Ju Young; et al. (9 a 13 de febrero de 2014). "Una DRAM apilada de memoria de alto ancho de banda (HBM) de 1,2 V, 8 Gb, 8 canales y 128 GB / s con métodos de prueba de E / S de microbump eficaces que utilizan procesos de 29 nm y TSV". 2014 IEEE International Solid-State Circuits Conference - Digest of Technical Papers . IEEE (publicado el 6 de marzo de 2014): 432–433. doi : 10.1109 / ISSCC.2014.6757501 . S2CID 40185587 .
- Comparación de memoria HBM vs HBM2 vs GDDR5 vs GDDR5X