En el diseño electrónico , un núcleo de propiedad intelectual de semiconductores ( núcleo SIP ), núcleo de IP o bloque de IP es una unidad reutilizable de lógica, celda o diseño de diseño de circuito integrado que es propiedad intelectual de una parte. Los núcleos de IP se pueden licenciar a otra parte o ser propiedad de una sola parte y utilizarlos. El término proviene de la concesión de licencias de derechos de autor de la patente o del código fuente que existe en el diseño. Diseñadores de circuitos integrados específicos de la aplicación (ASIC) y sistemas de matriz de compuertas programables en campoLa lógica (FPGA) puede usar núcleos IP como bloques de construcción.
La concesión de licencias y el uso de núcleos IP en el diseño de chips se convirtió en una práctica común en la década de 1990. Había muchos licenciantes y también muchas fundiciones compitiendo en el mercado. En 2013, los núcleos IP con licencias más extendidas son de Arm Holdings (43,2 % de cuota de mercado), Synopsys Inc. (13,9 % de cuota de mercado), Imagination Technologies (9 % de cuota de mercado) y Cadence Design Systems (5,1 % de cuota de mercado). [1]
El uso de un núcleo de IP en el diseño de chips es comparable al uso de una biblioteca para la programación de computadoras o un componente discreto de circuito integrado para el diseño de placas de circuito impreso . Cada uno es un componente reutilizable de la lógica de diseño con una interfaz y un comportamiento definidos que ha sido verificado por su creador y está integrado en un diseño más grande.
Los núcleos de IP se ofrecen comúnmente como RTL sintetizable en un lenguaje de descripción de hardware como Verilog o VHDL . Estos son análogos a los lenguajes de bajo nivel como C en el campo de la programación informática. Los núcleos de IP entregados a los diseñadores de chips como RTL permiten a los diseñadores de chips modificar los diseños a nivel funcional, aunque muchos proveedores de IP no ofrecen garantía ni soporte para los diseños modificados. [ cita requerida ]
A veces, los núcleos de IP también se ofrecen como listas de conexiones genéricas a nivel de puerta . La lista de conexiones es una representación de álgebra booleana de la función lógica de IP implementada como puertas genéricas o celdas estándar específicas del proceso . Un núcleo de IP implementado como puertas genéricas se puede compilar para cualquier tecnología de proceso. Una lista de conexiones a nivel de puerta es análoga a una lista de código ensamblador en el campo de la programación informática. Una netlist brinda al proveedor principal de IP una protección razonable contra la ingeniería inversa. Ver también: protección del diseño de la disposición del circuito integrado .
Tanto los núcleos netlist como los sintetizables se denominan núcleos blandos, ya que ambos permiten un flujo de diseño de síntesis , colocación y enrutamiento ( SPR ).