Charge trap flash ( CTF ) es una tecnología de memoria semiconductora que se utiliza para crear memorias flash NOR y NAND no volátiles . Es un tipo de tecnología de memoria MOSFET de puerta flotante , pero se diferencia de la tecnología de puerta flotante convencional en que utiliza una película de nitruro de silicio para almacenar electrones en lugar del silicio policristalino dopado típico de una estructura de puerta flotante. Este enfoque permite a los fabricantes de memoria reducir los costos de fabricación de cinco formas:
- Se requieren menos pasos de proceso para formar un nodo de almacenamiento de carga
- Se pueden utilizar geometrías de proceso más pequeñas (reduciendo así el tamaño y el coste de la viruta)
- Se pueden almacenar varios bits en una sola celda de memoria flash.
- Fiabilidad mejorada
- Mayor rendimiento ya que la trampa de carga es menos susceptible a defectos puntuales en la capa de óxido del túnel
Si bien el concepto de captura de carga existía antes, no fue hasta 2002 que AMD y Fujitsu produjeron una memoria flash de captura de carga de alto volumen. Comenzaron la producción comercial de memoria flash con captura de carga con la introducción de la familia de memorias flash GL NOR. El mismo negocio, que ahora opera bajo el nombre de Spansion , ha producido dispositivos de captura de carga en gran volumen desde entonces. El flash de captura de carga representó el 30% del mercado flash NOR de 2.500 millones de dólares de 2008. Saifun Semiconductors , que obtuvo la licencia de una gran cartera de tecnología de captura de carga a varias empresas, fue adquirida por Spansion en marzo de 2008. Desde finales de la década de 2000, CTF se convirtió en un componente central de la memoria flash 3D V-NAND desarrollada por Toshiba y Samsung Electronics .
Orígenes
El MOSFET original (transistor de efecto de campo semiconductor de óxido metálico, o transistor MOS) fue inventado por el ingeniero egipcio Mohamed M. Atalla y el ingeniero coreano Dawon Kahng en Bell Labs en 1959, y demostró en 1960. [1] Kahng continuó con inventaron el MOSFET de puerta flotante con Simon Min Sze en Bell Labs, y propusieron su uso como celda de memoria de puerta flotante (FG) en 1967. [2] Esta fue la primera forma de memoria no volátil basada en la inyección y almacenamiento de cargas en un MOSFET de puerta flotante, [3] que más tarde se convirtió en la base de EPROM ( PROM borrable ), EEPROM (PROM borrable eléctricamente) y tecnologías de memoria flash . [4]
El concepto de captura de carga fue presentado por primera vez por John Szedon y Ting L. Chu en 1967. [ cita requerida ]
A finales de 1967, un equipo de investigación de Sperry dirigido por HA Richard Wegener, AJ Lincoln y HC Pao inventó el transistor semiconductor de óxido de nitruro metálico (transistor MNOS), [5] un tipo de MOSFET en el que la capa de óxido se reemplaza por un doble capa de nitruro y óxido. [6] El nitruro se usó como una capa de trampa en lugar de una puerta flotante, pero su uso fue limitado ya que se consideró inferior a una puerta flotante. [7] El dispositivo de transistor MNOS podría programarse mediante la aplicación de una polarización directa o inversa de 50 voltios entre la puerta y el canal para atrapar cargas que impactarían el voltaje umbral del transistor.
La memoria de trampa de carga (CT) se introdujo con los dispositivos MNOS a finales de la década de 1960. Tenía una estructura de dispositivo y principios operativos similares a la memoria de puerta flotante (FG), pero la principal diferencia es que las cargas se almacenan en un material conductor (típicamente una capa de polisilicio dopado ) en la memoria FG, mientras que la memoria CT almacena las cargas en localizadas trampas dentro de una capa dieléctrica (generalmente hecha de nitruro de silicio ). [3]
Trampa de carga EEPROM
En 1974, la tecnología de trampa de carga se utilizó como un mecanismo de almacenamiento en la memoria de solo lectura programable y borrable eléctricamente (EEPROM), y era una alternativa a la tecnología MOSFET de puerta flotante estándar . [8] En 1977, PCY Chen de Fairchild Camera and Instrument publicó un artículo [9] detallando la invención de SONOS , una tecnología MOSFET con programas mucho menos exigentes y condiciones de borrado y almacenamiento de carga más prolongado. Esta mejora condujo a dispositivos EEPROM fabricables basados en SONOS de captura de carga en la década de 1980.
Experimentos de flash de trampa de carga
En 1991, los investigadores japoneses de NEC , incluidos N. Kodama, K. Oyama y Hiroki Shirai, desarrollaron un tipo de memoria flash que incorporaba un método de trampa de carga. [10] En 1998, el ingeniero israelí Boaz Eitan de Saifun Semiconductors (luego adquirido por Spansion ) patentó [11] una tecnología de memoria flash llamada NROM que aprovechó una capa de captura de carga para reemplazar la puerta flotante utilizada en los diseños de memoria flash convencionales. Aparecen dos innovaciones importantes en esta patente: la localización de las cargas negativas y positivas inyectadas cerca de los terminales de drenaje / fuente de la celda y la utilización de un concepto de lectura inversa para detectar los datos almacenados de la celda en cualquier extremo de la trampa de carga. Estas dos nuevas ideas permitieron un alto ciclo, lo que permitió que se produjeran productos flash de trampa de carga confiables por primera vez desde que se inventó el concepto de captura de carga 30 años antes. Además, utilizando estos conceptos es posible crear dos bits físicos separados por celda, duplicando la capacidad de datos almacenados por celda.
En 2000, un equipo de investigación de Advanced Micro Devices (AMD) dirigido por Richard M. Fastow, el ingeniero egipcio Khaled Z. Ahmed y el ingeniero jordano Sameer Haddad (que más tarde se unió a Spansion) demostraron un mecanismo de trampa de carga para las celdas de memoria flash NOR . [12] Estas innovaciones se mejoraron aún más en AMD y Fujitsu en 2002 (y más tarde en Spansion), y estas empresas las pusieron en producción por primera vez en lo que se denominó "memoria Flash MirrorBit".
Memoria Flash Spansion MirrorBit
El flash de captura de carga (CTF) fue comercializado por AMD y Fujitsu en 2002. [13] Ese año, AMD (en una división que luego se separó como Spansion) anunció una nueva tecnología de memoria flash que llamó "MirrorBit". [14] Spansion usó este producto para reducir los costos de fabricación y ampliar el rango de densidad de la memoria Flash NOR más allá de la memoria flash NOR convencional y para igualar el costo de la memoria flash NOR de celda multinivel fabricada por Intel .
La celda MirrorBit utiliza una capa de captura de carga no solo como sustituto de una puerta flotante convencional, sino que también aprovecha la naturaleza no conductora del nitruro de almacenamiento de carga para permitir que dos bits compartan la misma celda de memoria. Como se muestra en la Figura 1, los bits residen en los extremos opuestos de la celda y se pueden leer haciendo pasar una corriente a través del canal en diferentes direcciones.
Se han fabricado productos con éxito para combinar este enfoque con la tecnología de celdas multinivel para contener cuatro bits en una celda. [15]
Operación de captura de carga
Al igual que la celda de memoria de puerta flotante, una celda de captura de carga utiliza una carga variable entre la puerta de control y el canal para cambiar el voltaje umbral del transistor. Los mecanismos para modificar esta carga son relativamente similares entre la puerta flotante y la trampa de carga, y los mecanismos de lectura también son muy similares.
Trampa de carga vs mecanismos de puerta flotante
En un flash de captura de carga, los electrones se almacenan en una capa de captura tal como se almacenan en la puerta flotante en una memoria flash estándar, EEPROM o EPROM . La diferencia clave es que la capa de captura de carga es un aislante, mientras que la puerta flotante es un conductor.
Las altas cargas de escritura en una memoria flash causan estrés en la capa de óxido del túnel creando pequeñas interrupciones en la red cristalina llamadas "defectos de óxido". Si se crea una gran cantidad de tales interrupciones, se desarrolla un cortocircuito entre la puerta flotante y el canal del transistor y la puerta flotante ya no puede mantener la carga. Esta es la causa principal del desgaste de la memoria flash (consulte la memoria Flash # Desgaste de la memoria ), que se especifica como la "resistencia" del chip. Para reducir la ocurrencia de tales cortocircuitos, el flash de puerta flotante se fabrica usando un óxido de túnel grueso (~ 100Å), pero esto ralentiza el borrado cuando se usa el túnel de Fowler-Nordheim y obliga al diseño a usar un voltaje de túnel más alto, lo que pone nuevas cargas en otras partes del chip.
Una celda de captura de carga es relativamente inmune a tales dificultades, ya que la capa de captura de carga es un aislante. [16] Un cortocircuito creado por un defecto de óxido entre la capa de captura de carga y el canal drenará solo los electrones en contacto inmediato con el corto, dejando los otros electrones en su lugar para continuar controlando el voltaje umbral del transistor. Dado que los cortocircuitos son una preocupación menor, se puede usar una capa de óxido de túnel más delgada (50-70Å) aumentando el acoplamiento de la capa de captura al canal y conduciendo a una velocidad de programa más rápida (con cargas atrapadas localizadas) y borrando con voltajes de túnel más bajos. Los voltajes de túnel más bajos, a su vez, ejercen menos tensión en la capa de óxido del túnel, lo que lleva a menos interrupciones de la red.
Otro beneficio importante de usar una celda de captura de carga es que la capa delgada de captura de carga reduce el acoplamiento capacitivo entre las celdas vecinas para mejorar el rendimiento y la escalabilidad. [dieciséis]
Llevando la carga a la capa de captura de carga
Los electrones se mueven a la capa de captura de carga de manera similar a la forma en que se programa el destello NOR de puerta flotante, a través del mecanismo de inyección de canal caliente de electrones (CHE) también conocido como inyección de portador caliente . En resumen, se coloca un alto voltaje entre la puerta de control mientras se aplica un voltaje medio-alto en la fuente y el drenaje mientras se induce una corriente desde la fuente al drenaje. Los electrones que han ganado suficiente energía al atravesar la región de campo alto cerca del drenaje se evaporarán del canal para ser inyectados en la capa de captura de carga donde descansan.
Eliminar una carga de la capa de captura de carga
El destello de captura de carga se borra mediante inyección de agujero caliente (consulte Inyección de portador caliente ) a diferencia del enfoque de túnel de Fowler-Nordheim utilizado en el destello NAND y NOR para el borrado. Este proceso utiliza un campo, en lugar de la corriente utilizada en FN, para mover los agujeros hacia la capa de captura de carga para eliminar la carga.
Flash de captura de carga de fabricación
El flash de captura de carga es similar en la fabricación al flash de puerta flotante con ciertas excepciones que sirven para simplificar la fabricación.
Diferencias de materiales de la puerta flotante
Tanto el flash de puerta flotante como el flash de captura de carga utilizan una estructura de puerta apilada en la que una puerta flotante o capa de captura de carga se encuentra inmediatamente encima del canal y debajo de una puerta de control. La puerta flotante o capa de captura de carga está aislada del canal por una capa de óxido de túnel y de la puerta de control por una capa de óxido de puerta. Los materiales para todas estas capas son los mismos con la excepción de la capa de almacenamiento, que es polisilicio conductor para la estructura de la puerta flotante y típicamente es nitruro de silicio para la trampa de carga.
Relación de la captura de carga con los nanocristales de silicio
Freescale Semiconductor fabrica una tecnología algo similar que la empresa denomina "Thin Film Storage" en su línea de microcontroladores o MCU. El enfoque de Freescale utiliza nanocristales de silicio como islas conductoras en una capa no conductora de óxido de silicio.
Al igual que la trampa de carga de nitruro de silicio más convencional , los electrones no fluyen de un lado de la puerta flotante al otro, lo que prolonga el desgaste de la celda.
Este enfoque de nanocristales está siendo fabricado en volumen por Freescale y el almacenamiento de captura de carga en general está en desarrollo en ST Microelectronics, Philips, Renesas, Samsung, Toshiba, Atmel y Spansion. [17]
Diferencias de proceso con la puerta flotante
Dado que la capa de captura de carga de nitruro no es conductora, no es necesario modelarla; todas las trampas de carga ya están aisladas entre sí. Esto se puede utilizar para simplificar la fabricación.
Las estructuras de compuerta flotante han requerido dieléctricos de compuerta más elaborados durante las últimas generaciones de procesos y hoy en día comúnmente usan una estructura ONO (óxido-nitruro-óxido) que es más compleja de fabricar y es innecesaria en un flash de captura de carga.
Una ventaja de la capa de nitruro es que es menos sensible al procesamiento de fabricación a alta temperatura que el polisilicio utilizado en una puerta flotante. Esto simplifica el procesamiento de las capas por encima de la trampa de carga.
En un folleto de marketing, Spansion ha afirmado que el costo de procesamiento de una oblea flash MirrorBit NOR es menor que el de una oblea de puerta flotante convencional, ya que hay un 10% menos de pasos de máscara de fotolitografía y un 40% menos de pasos "críticos" (los que requieren los mejores resolución, y por lo tanto el equipo fotolitográfico más caro.) [18] Los materiales de marketing de Infineon mostraron que se requerían un 15% menos de pasos de máscara para hacer flash NAND de captura de carga que para fabricar el producto de puerta flotante equivalente.
Memoria Flash MirrorBit
MirrorBit Flash de Spansion y NROM de Saifun son dos memorias flash que utilizan un mecanismo de captura de carga en nitruro para almacenar dos bits en la misma celda, duplicando efectivamente la capacidad de memoria de un chip. Esto se hace colocando cargas a cada lado de la capa de trampa de carga. La celda se lee usando corrientes directas e inversas a través del canal para leer cualquier lado de la trampa de carga.
Operación MirrorBit: obtener 2 bits en la celda
Durante la programación de CHE (Figura 2), los electrones calientes se inyectan desde el canal a la capa de captura de carga hacia el extremo de drenaje polarizado del canal, pero no desde el extremo de fuente flotante del canal. Al permitir que la fuente y el drenaje del transistor cambien de un extremo del canal al otro, las cargas se pueden inyectar y almacenar en la capa de captura de carga en cualquier extremo del canal.
De manera similar, un extremo de la celda de captura de carga se puede borrar colocando el campo de borrado en un extremo o en el otro del canal, permitiendo que el otro extremo flote como se muestra en la Figura 3. Borrado de agujeros calientes de banda a banda crea agujeros que quedan atrapados localmente, algunos de los cuales se recombinan con electrones para eliminar la carga de ese extremo de la trampa de carga.
Leyendo 2 bits de la celda
La lectura de MirrorBit se realiza de manera muy simple invirtiendo los contactos de fuente y drenaje. La región de agotamiento de la unión que se extiende desde el lado del drenaje protege el canal de la carga en el lado de la celda de captura de carga que se superpone al drenaje. El resultado neto de esto es que la carga del lado del drenaje tiene poco efecto sobre la corriente que atraviesa el canal, mientras que la carga del lado de la fuente determina el umbral del transistor.
Cuando la fuente y el drenaje se invierten, la carga del lado opuesto determina el umbral del transistor.
De esta manera, dos niveles de carga diferentes en cada extremo de la celda de captura de carga harán que dos corrientes diferentes fluyan a través de la celda, dependiendo de la dirección del flujo de corriente.
Desarrollos posteriores
NAND de captura de carga - Samsung y otros
En 2006, Samsung Electronics reveló [19] su investigación sobre el uso de Charge Trapping Flash para permitir el escalado continuo de la tecnología NAND utilizando estructuras celulares similares a las estructuras planas en uso en ese momento. La tecnología depende de una estructura de condensador SONOS (óxido de silicio-nitruro-óxido-silicio) o MONOS (metal-ONOS), que almacena la información en trampas de carga en la capa de nitruro.
Samsung reveló dos estructuras celulares: TANOS (titanio, alúmina, nitruro, óxido, silicio) para 40 nm, donde los investigadores creían que la estructura de la tapa 3D existente (descrita en detalle más adelante en este artículo) no se podía fabricar, y THNOS, en la que el óxido de aluminio sería reemplazado por un material dieléctrico de alto k no revelado . Se esperaba que el material de alta k produjera tiempos de retención más largos que la estructura de óxido de aluminio.
En una estructura de tapa, la puerta de control se extiende para formar una barrera entre puertas flotantes adyacentes en una celda de puerta flotante convencional.
Durante los siguientes cinco años, muchos diseñadores de dispositivos encontraron formas de llevar la estructura de la tapa a geometrías de proceso cada vez más ajustadas, produciendo con éxito NAND en el nodo de 30 nm con este enfoque.
La captura de carga todavía se considera una tecnología futura para flash NAND, pero se está considerando más para estructuras verticales que para celdas planas.
Por qué NAND necesita tecnología de captura de carga
El flash NAND se ha escalado de manera muy agresiva (Figura 4). A medida que los procesos migran, el ancho de la interfaz de la puerta de control y la puerta flotante se reduce en proporción al cuadrado de la contracción, y el espacio entre las puertas flotantes se reduce en proporción al el proceso se encoge, pero el grosor de la puerta flotante sigue siendo el mismo. (Cuanto más delgada se hace la puerta flotante, menos tolerante se vuelve la celda a la pérdida de electrones). Esto significa que el acoplamiento entre puertas flotantes adyacentes se vuelve más grande que el acoplamiento entre la puerta de control y la puerta flotante, lo que lleva a la corrupción de datos entre bits adyacentes.
A medida que los procesos continúan reduciéndose, esto se vuelve cada vez más problemático. Por esta razón, la puerta de control en el flash NAND moderno se ha reconfigurado para tapar la puerta flotante. En una estructura de tapa, la puerta de control se extiende para formar una barrera entre puertas flotantes adyacentes en una celda de puerta flotante convencional (ver Figura 5). Esto sirve para reducir el acoplamiento a la puerta flotante adyacente mientras aumenta el acoplamiento entre la puerta flotante y el control. portón. Un inconveniente es que la puerta de control se acopla al canal, por lo que se deben tomar medidas para minimizar este acoplamiento.
En 2006 se creía que la estructura de tapa de puerta flotante existente no se podía fabricar en procesos más pequeños que el nodo de 50 nm debido a las dificultades para producir el óxido de puerta ONO de tres capas complejo que requieren estos dispositivos.
Samsung incluso anunció [20] a finales de 2006 que para 2008 pondría en producción un dispositivo de este tipo en el nodo de proceso de 40 nm, pero durante los cinco años posteriores a este anuncio, muchos diseñadores de dispositivos encontraron formas de llevar la estructura de la tapa a geometrías de proceso cada vez más estrictas. , produciendo con éxito NAND hasta un nodo de 20 nm con este enfoque.
El enfoque de captura de carga todavía se ve como un futuro para el flash NAND para procesos de menos de 20 nm y se está considerando tanto para estructuras 3D planas como verticales.
Cuándo podría ocurrir este cambio
Hoy SanDisk afirma que la empresa espera seguir utilizando estructuras NAND convencionales en un segundo nodo en el rango de 10 a 19 nm. [21] Esto implica que las estructuras de dispositivos estándar podrían permanecer en su lugar hasta que la industria alcance los 10 nm, sin embargo, los desafíos de producir una puerta flotante confiable se vuelven más severos con cada reducción del proceso.
Por otro lado, las tablas de Integración de Procesos, Dispositivos y Estructuras (PIDS) de 2010 de la Hoja de Ruta de Tecnología de Procesos Internacional para Semiconductores (ITRS) [22] muestran la adopción de la captura de carga a partir de 22 nm en 2012, y se generalizó en 2014 con el proceso de 20 nm.
Es posible que se utilice una celda de captura de carga plana para procesos futuros. Ningún fabricante ha revelado aún sus procesos para geometrías menores de 19 nm.
Capas de captura de carga para estructuras verticales
Las estructuras verticales se consideran el siguiente paso lógico para el flash NAND, una vez que el escalado horizontal adicional se vuelve inviable. Dado que las características verticales no se pueden grabar de lado, una capa de captura de carga se convierte en una forma muy interesante de construir una cadena de flash NAND vertical.
Toshiba y Samsung Electronics han revelado prototipos para estructuras NAND de captura de carga vertical.
BiCS de Toshiba y 3D NAND de Samsung
Toshiba en 2007 [23] y Samsung en 2009 [24] anunciaron el desarrollo de 3D V-NAND , un medio para construir una cadena de bits flash NAND estándar verticalmente en lugar de horizontalmente para aumentar el número de bits en un área determinada de silicio.
![](http://wikiimg.tojsiabtv.com/wikipedia/commons/thumb/c/ca/Vertical_NAND_Structure.svg/220px-Vertical_NAND_Structure.svg.png)
En la Figura 6 se muestra una idea aproximada de la sección transversal de esto. En este dibujo, las porciones rojas representan polisilicio conductor, el azul es capas aislantes de dióxido de silicio y el amarillo es la capa de captura de carga de nitruro.
Las estructuras verticales (solo se muestra una) son cilindros que implementan un canal envuelto en capas alternas de dieléctrico y de captura de carga (azul y amarillo). Para fabricar tal dispositivo, las capas de polisilicio conductor y dieléctrico de dióxido de silicio se depositan primero sobre un sustrato de silicio que contiene elementos lógicos CMOS estándar. Luego se graba una zanja y sus paredes se depositan primero con dióxido de silicio (azul), luego con nitruro de silicio (amarillo), luego otra capa de dióxido de silicio (azul), formando el dieléctrico de la puerta, la trampa de carga y el dieléctrico del túnel en ese orden. . Finalmente, el orificio se rellena con polisilicio conductor (rojo) que forma el canal. Las capas alternas de polisilicio conductor funcionan como puertas de control en esta estructura.
Esta estructura aprovecha el hecho de que no es necesario aislar la capa de trampa de carga entre cada puerta de control, por lo que no es necesario grabarla en la dirección vertical.
Carga atrapada en memorias incrustadas
Una ventaja que tiene el flash de captura de carga sobre otras tecnologías es que puede integrarse con relativa facilidad con un proceso lógico estándar. Un proceso lógico estándar se puede convertir en un proceso de lógica más flash mediante la adición de tres máscaras de alto voltaje más y tres máscaras CTF centrales más, y ninguna de estas seis máscaras es una capa crítica (es decir, necesita usar la parte más avanzada del proceso.) Todos los demás procesos lógicos se pueden compartir directamente. [25]
Dispositivos de memoria de captura de carga diseñados con banda prohibida
En ITRS PIDS 2013, se mencionó claramente que se necesitan dispositivos de captura de carga diseñados con banda prohibida para resolver el dilema de retención y borrado. Sin embargo, SONOS que utiliza un óxido de túnel simple no es adecuado para la aplicación NAND; una vez que los electrones quedan atrapados en niveles profundos de trampa de SiN, son difíciles de eliminar incluso bajo un campo eléctrico alto. Para borrar rápidamente el dispositivo, se inyectan agujeros en el sustrato en el SiN para neutralizar la carga de electrones. Dado que la barrera del orificio para el SiO2 es alta (~ 4,1 eV), la eficiencia de la inyección del orificio es baja y solo se puede lograr una corriente de orificio suficiente utilizando óxido de túnel muy delgado (~ 2 nm). Sin embargo, tal óxido de túnel delgado da como resultado una retención de datos deficiente porque no se puede detener el túnel de agujeros directo desde el sustrato bajo el campo incorporado débil causado por los electrones de almacenamiento. (La tasa de tunelización directa es una función importante del grosor de la barrera, pero solo depende débilmente del campo eléctrico, por lo tanto, el campo incorporado débil por almacenamiento de carga es suficiente para causar una tunelización directa del orificio desde el sustrato que arruina la retención de datos). Se han propuesto varias variaciones de SONOS. Los conceptos de ingeniería dieléctrica de túneles se utilizan para modificar las propiedades de la barrera de túneles para crear un dieléctrico de túnel de “espesor variable”. Por ejemplo, se introducen capas triples ultrafinas (1–2 nm) de ONO para reemplazar el óxido simple (BE-SONOS) [HT Lue, et al, IEDM 2005]. Bajo un campo eléctrico alto, las dos capas superiores de óxido y nitruro se desplazan por encima de la banda de valencia de Si, y los orificios del sustrato hacen un túnel fácilmente a través del óxido delgado inferior y se inyectan en la capa de retención de SiN gruesa de arriba. En el modo de almacenamiento de datos, el campo eléctrico débil no compensa la capa triple y tanto los electrones en el SiN como los agujeros en el sustrato están bloqueados por el espesor total de la capa triple. Más tarde, se agrega BE-SONOS de alto K (Al2O3) y una puerta de metal para mejorar las actuaciones de borrado, el llamado BE-MANOS [SC Lai, et al, NVSMW 2007]. Se sugiere agregar un óxido tampón entre Al2O3 de alto K y SiN para mejorar la retención. En este momento, la producción en masa 3D NAND adopta una estructura similar a BE-MANOS, con algunas variaciones de ajuste de recetas detalladas por cada empresa individual. El concepto de banda prohibida diseñado para la barrera de túneles se reconoce como un camino necesario para los dispositivos de captura de carga.
Aunque la captura de carga NAND puede ayudar a los problemas de intercomunicación de GCR y FG y, por lo tanto, promete escalas por debajo de 20 nm, no ayuda a las limitaciones fundamentales como la ruptura de la línea de palabras y muy pocos electrones. Por lo tanto, en la tendencia de la hoja de ruta ocupa un papel de transición entre FG planar y 3D NAND. Cuando se utilizan dispositivos de captura de carga para construir 3D NAND, el tamaño de dispositivo más grande resuelve naturalmente el número de electrones y los problemas de desglose de la línea de palabras.
Otras lecturas
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