En la electrónica y especialmente en los circuitos digitales síncronos , una señal de reloj (históricamente también conocida como latido lógico [1] ) oscila entre un estado alto y uno bajo y se usa como un metrónomo para coordinar las acciones de los circuitos digitales .
Una señal de reloj es producida por un generador de reloj . Aunque se utilizan disposiciones más complejas, la señal de reloj más común tiene la forma de una onda cuadrada con un ciclo de trabajo del 50% , generalmente con una frecuencia fija y constante. Los circuitos que utilizan la señal de reloj para la sincronización pueden activarse en el flanco ascendente, en el flanco descendente o, en el caso de velocidad de datos doble , tanto en el flanco ascendente como en el descendente del ciclo de reloj.
Circuitos digitales
La mayoría de los circuitos integrados (IC) de complejidad suficiente utilizan una señal de reloj para sincronizar diferentes partes del circuito, ciclando a una velocidad más lenta que los retrasos de propagación internos del peor de los casos . En algunos casos, se requiere más de un ciclo de reloj para realizar una acción predecible. A medida que los circuitos integrados se vuelven más complejos, el problema de suministrar relojes precisos y sincronizados a todos los circuitos se vuelve cada vez más difícil. El ejemplo preeminente de chips tan complejos es el microprocesador , el componente central de las computadoras modernas, que se basa en un reloj de un oscilador de cristal . Las únicas excepciones son los circuitos asíncronos , como las CPU asíncronas .
Una señal de reloj también puede ser bloqueada, es decir, combinada con una señal de control que habilita o deshabilita la señal de reloj para una determinada parte de un circuito. Esta técnica se usa a menudo para ahorrar energía al apagar de manera efectiva partes de un circuito digital cuando no están en uso, pero tiene un costo de mayor complejidad en el análisis de tiempo.
Reloj monofásico
La mayoría de los circuitos síncronos modernos utilizan solo un "reloj monofásico"; en otras palabras, todas las señales de reloj se transmiten (efectivamente) por 1 cable.
Reloj de dos fases
En los circuitos síncronos , un "reloj de dos fases" se refiere a señales de reloj distribuidas en 2 cables, cada uno con pulsos que no se superponen. Tradicionalmente, un cable se llama "fase 1" o "φ1", el otro cable lleva la señal de "fase 2" o "φ2". [2] [3] [4] [5] Debido a que se garantiza que las dos fases no se superponen, los pestillos con compuerta en lugar de los flip-flops activados por el borde se pueden usar para almacenar información de estado siempre que las entradas a los pestillos solo estén en una fase dependen de las salidas de los pestillos de la otra fase. Dado que un pestillo con compuerta usa solo cuatro compuertas en lugar de seis compuertas para un flip-flop activado por el borde, un reloj de dos fases puede conducir a un diseño con un recuento de compuertas general más pequeño, pero generalmente con alguna penalización en la dificultad y el rendimiento del diseño.
Los IC MOS solían utilizar señales de reloj dual (un reloj de dos fases) en la década de 1970. Estos se generaron externamente para los microprocesadores 6800 y 8080. [6] La próxima generación de microprocesadores incorporó la generación de reloj en chip. El 8080 usa un reloj de 2 MHz pero el rendimiento de procesamiento es similar al del 6800 de 1 MHz. El 8080 requiere más ciclos de reloj para ejecutar una instrucción del procesador. El 6800 tiene una frecuencia de reloj mínima de 100 kHz y el 8080 tiene una frecuencia de reloj mínima de 500 kHz. En 1976 se lanzaron versiones de mayor velocidad de ambos microprocesadores. [7]
El 6501 requiere un generador de reloj externo de 2 fases. La tecnología MOS 6502 utiliza la misma lógica de 2 fases internamente, pero también incluye un generador de reloj de dos fases en el chip, por lo que sólo necesita una única entrada de reloj de fase, lo que simplifica el diseño del sistema.
Reloj de 4 fases
Algunos de los primeros circuitos integrados utilizan lógica de cuatro fases , lo que requiere una entrada de reloj de cuatro fases que consta de cuatro señales de reloj independientes que no se superponen. [8] Esto fue particularmente común entre los primeros microprocesadores como el National Semiconductor IMP-16 , Texas Instruments TMS9900 y el chipset Western Digital WD16 utilizado en el DEC LSI-11.
Los relojes de cuatro fases solo se han utilizado en raras ocasiones en los procesadores CMOS más nuevos, como el microprocesador DEC WRL MultiTitan. [9] y en la tecnología Fast14 de Intrinsity . La mayoría de los microprocesadores y microcontroladores modernos utilizan un reloj monofásico.
Multiplicador de reloj
Muchos modernas microcomputadoras utilizan un " multiplicador de reloj ", que se multiplica una menor frecuencia de reloj externo a la adecuada velocidad de reloj del microprocesador. Esto permite que la CPU funcione a una frecuencia mucho más alta que el resto de la computadora, lo que proporciona ganancias de rendimiento en situaciones en las que la CPU no necesita esperar a un factor externo (como memoria o entrada / salida ).
Cambio de frecuencia dinámico
La gran mayoría de los dispositivos digitales no requieren un reloj a una frecuencia fija y constante. Siempre que se respeten los períodos de reloj mínimo y máximo, el tiempo entre los bordes del reloj puede variar ampliamente de un borde a otro y viceversa. Dichos dispositivos digitales funcionan igual de bien con un generador de reloj que cambia dinámicamente su frecuencia, como la generación de reloj de espectro extendido , el escalado dinámico de frecuencia , etc. Los dispositivos que usan lógica estática ni siquiera tienen un período de reloj máximo (o en otras palabras, frecuencia mínima de reloj); dichos dispositivos pueden ralentizarse y pausarse indefinidamente, y luego reanudarse a la velocidad máxima del reloj en cualquier momento posterior.
Otros circuitos
Algunos circuitos sensibles de señales mixtas , como los convertidores analógicos a digitales de precisión , utilizan ondas sinusoidales en lugar de ondas cuadradas como señales de reloj, porque las ondas cuadradas contienen armónicos de alta frecuencia que pueden interferir con los circuitos analógicos y causar ruido . Estos relojes de onda sinusoidal son a menudo señales diferenciales , porque este tipo de señal tiene el doble de velocidad de respuesta y, por lo tanto, la mitad de la incertidumbre de tiempo de una señal de un solo extremo con el mismo rango de voltaje. Las señales diferenciales irradian con menos fuerza que una sola línea. Alternativamente, se puede utilizar una sola línea apantallada por líneas eléctricas y de tierra.
En los circuitos CMOS, las capacitancias de las puertas se cargan y descargan continuamente. Un capacitor no disipa energía, pero la energía se desperdicia en los transistores impulsores. En la computación reversible , los inductores se pueden usar para almacenar esta energía y reducir la pérdida de energía, pero tienden a ser bastante grandes. Alternativamente, utilizando un reloj de onda sinusoidal, puertas de transmisión CMOS y técnicas de ahorro de energía, se pueden reducir los requisitos de energía. [ cita requerida ]
Distribución
La forma más efectiva de llevar la señal de reloj a cada parte de un chip que la necesita, con la menor inclinación, es una rejilla metálica. En un microprocesador grande, la potencia utilizada para impulsar la señal del reloj puede ser superior al 30% de la potencia total utilizada por todo el chip. Toda la estructura con las puertas en los extremos y todos los amplificadores intermedios deben cargarse y descargarse en cada ciclo. [10] [11] Para ahorrar energía, la compuerta del reloj apaga temporalmente parte del árbol.
La red de distribución del reloj (o árbol del reloj , cuando esta red forma un árbol) distribuye la (s) señal (es) del reloj desde un punto común a todos los elementos que lo necesitan. Dado que esta función es vital para el funcionamiento de un sistema síncrono, se ha prestado mucha atención a las características de estas señales de reloj y las redes eléctricas utilizadas en su distribución. Las señales de reloj a menudo se consideran señales de control simples; sin embargo, estas señales tienen algunas características y atributos muy especiales.
Las señales de reloj se cargan típicamente con la mayor distribución y operan a las velocidades más altas de cualquier señal dentro del sistema síncrono. Dado que las señales de datos reciben una referencia temporal mediante las señales de reloj, las formas de onda del reloj deben ser particularmente limpias y nítidas. Además, estas señales de reloj se ven particularmente afectadas por el escalado de la tecnología (consulte la ley de Moore ), ya que las líneas de interconexión globales largas se vuelven significativamente más resistentes a medida que disminuyen las dimensiones de la línea. Esta mayor resistencia de línea es una de las principales razones de la importancia cada vez mayor de la distribución del reloj en el rendimiento síncrono. Finalmente, el control de cualquier diferencia e incertidumbre en los tiempos de llegada de las señales de reloj puede limitar severamente el rendimiento máximo de todo el sistema y crear condiciones de carrera catastróficas en las que una señal de datos incorrecta puede engancharse dentro de un registro.
La mayoría de los sistemas digitales síncronos constan de bancos en cascada de registros secuenciales con lógica combinacional entre cada conjunto de registros. Los requisitos funcionales del sistema digital se satisfacen mediante las etapas lógicas. Cada etapa lógica introduce un retardo que afecta el rendimiento de la temporización, y el rendimiento de la temporización del diseño digital se puede evaluar en relación con los requisitos de temporización mediante un análisis de temporización. A menudo, se debe hacer una consideración especial para cumplir con los requisitos de tiempo. Por ejemplo, los requisitos de rendimiento global y temporización local pueden satisfacerse mediante la inserción cuidadosa de registros de canalización en ventanas de tiempo igualmente espaciadas para satisfacer las limitaciones de tiempo críticas en el peor de los casos . El diseño adecuado de la red de distribución del reloj ayuda a garantizar que se cumplan los requisitos críticos de temporización y que no existan condiciones de carrera (consulte también la desviación del reloj ).
Los componentes de retardo que componen un sistema síncrono general están compuestos por los siguientes tres subsistemas individuales: los elementos de almacenamiento de memoria, los elementos lógicos y los circuitos de sincronización y la red de distribución.
Actualmente se están desarrollando nuevas estructuras para mejorar estos problemas y proporcionar soluciones efectivas. Las áreas importantes de investigación incluyen técnicas de reloj resonante, interconexión óptica en chip y metodologías de sincronización local.
Ver también
- Velocidad de reloj
- Automatización de diseño electrónico
- Flujo de diseño (EDA)
- Diseño de circuito integrado
- Señal de reloj automático
- Lógica de cuatro fases
- Estar nervioso
- Operación bit-síncrona
- Señal de pulso por segundo
- Cruce de dominio de reloj
Referencias
- ^ FM1600B Microcircuit Computer Ferranti Digital Systems (PDF) . Bracknell, Berkshire, Reino Unido: Ferranti Limited , Departamento de Sistemas Digitales. Octubre de 1968 [septiembre de 1968]. Lista DSD 68/6. Archivado (PDF) desde el original el 19 de mayo de 2020 . Consultado el 19 de mayo de 2020 .
- ^ Reloj de dos fases Archivado el 9 de noviembre de 2007 en la Wayback Machine.
- ^ De dos fases que no se solapan generador de reloj , Tams-www.informatik.uni-hamburg.de, Archivado desde el original en 2011-12-26 , recuperada 2012-01-08
- ^ Conceptos de Imagen Digital - Dos Fases CCD Clocking , Micro.magnet.fsu.edu , recuperados 2012-01-08
- ^ Celda cgf104: generador de reloj de dos fases no superpuesto , Hpc.msstate.edu, archivado desde el original el 2012-02-08 , consultado el 2012-01-08
- ^ "Cómo conducir un microprocesador" . Electrónica . Nueva York: McGraw-Hill. 49 (8): 159. 15 de abril de 1976.El Departamento de Productos Componentes de Motorola vendió circuitos integrados híbridos que incluían un oscilador de cuarzo. Estos circuitos integrados produjeron las formas de onda no superpuestas de dos fases que requerían el 6800 y el 8080. Más tarde, Intel produjo el generador de reloj 8224 y Motorola produjo el MC6875. El Intel 8085 y el Motorola 6802 incluyen este circuito en el chip del microprocesador.
- ^ "Velocidad más alta de Intel 8080 μP" (PDF) . Compendio de microordenador . Cupertino CA: Microcomputer Associates. 2 (3): 7. Septiembre de 1975.
- ^ Conceptos en la imagen digital - Cuatro Fase CCD Clocking , Micro.magnet.fsu.edu , recuperados 2012-01-08
- ^ Norman P. Jouppi y Jeffrey YF Tang. "Un microprocesador CMOS de 32 bits sostenido de 20 MIPS con alta relación de rendimiento sostenido a máximo" . 1989. CiteSeer x : 10.1.1.85.988 p. 10.
- ^ Anand Lal Shimpi (2008), Arquitectura Atom de Intel: Comienza el viaje
- ^ Paul V. Bolotoff (2007), Alfa: La historia en hechos y observaciones , Archivado desde el original en 2012-02-18 , recuperada 2012-01-03 ,
la energía consumida por el subsistema de reloj de EV6 era alrededor del 32% del total poder central. En comparación, fue aproximadamente el 25% para EV56, aproximadamente el 37% para EV5 y aproximadamente el 40% para EV4.
Otras lecturas
- Eby G. Friedman (Ed.), Redes de distribución de reloj en circuitos y sistemas VLSI , ISBN 0-7803-1058-6 , IEEE Press. 1995.
- Eby G. Friedman , "Redes de distribución de reloj en circuitos integrados digitales síncronos" , Actas del IEEE , vol. 89, núm. 5, págs. 665–692, mayo de 2001.
- "Concurso de Síntesis de Red de Reloj de Alto Rendimiento ISPD 2010" , Simposio Internacional de Diseño Físico, Intel, IBM, 2010.
- DJ. Lee, "Síntesis de redes de reloj de alto rendimiento y baja potencia en presencia de variación" , Ph.D. disertación, Universidad de Michigan, 2011.
- IL Markov, D.-J. Lee, "Ajuste algorítmico de árboles de reloj y estructuras no arbóreas derivadas" , en Proc. Int'l. Conf. Diseño asistido por comp. (ICCAD), 2011.
- VG Oklobdzija, VM Stojanovic, DM Markovic y NM Nedovic, Reloj del sistema digital: aspectos de alto rendimiento y bajo consumo , ISBN 0-471-27447-X , IEEE Press / Wiley-Interscience, 2003.
- Mitch Dale, "El poder de RTL Clock-gating" , Ingeniería de diseño de sistemas electrónicos que incorpora el diseño de chips , 20 de enero de 2007.
Adaptado de la columna de Eby Friedman en el boletín electrónico ACM SIGDA por Igor Markov
El texto original está disponible en https://web.archive.org/web/20100711135550/http://www.sigda.org/newsletter/2005/ eNews_051201.html