Los tiempos de memoria o tiempos de RAM describen la información de tiempo de un módulo de memoria. Debido a las cualidades inherentes de VLSI y microelectrónica, los chips de memoria requieren tiempo para ejecutar completamente los comandos. Ejecutar comandos demasiado rápido resultará en corrupción de datos e inestabilidad del sistema. Con el tiempo apropiado entre comandos, los módulos / chips de memoria pueden tener la oportunidad de cambiar completamente los transistores, cargar los condensadores y enviar correctamente la señal de retorno de la información al controlador de memoria. Dado que el rendimiento del sistema depende de qué tan rápido se pueda utilizar la memoria, este tiempo afecta directamente el rendimiento del sistema.
La sincronización de la memoria de acceso aleatorio dinámica síncrona moderna (SDRAM) se indica comúnmente usando cuatro parámetros: CL , T RCD , T RP y T RAS en unidades de ciclos de reloj ; Por lo general, se escriben como cuatro números separados por guiones, por ejemplo , 7-8-8-24. El cuarto (t RAS ) a menudo se omite, o un quinto, la tasa de comando , a veces se agrega (normalmente 2T o 1T, también escrito 2N, 1N). Estos parámetros (como parte de un todo más grande) especifican la latencia del reloj de ciertos comandos específicos emitidos a una memoria de acceso aleatorio.. Los números más bajos implican una espera más corta entre comandos (según se determina en los ciclos de reloj ).
Lo que determina la latencia absoluta (y por lo tanto el rendimiento del sistema) está determinado tanto por los tiempos como por la frecuencia del reloj de la memoria. Al traducir los tiempos de la memoria en latencia real, es importante tener en cuenta que los tiempos están en unidades de ciclos de reloj , que para la memoria de doble velocidad de datos es la mitad de la velocidad de la velocidad de transferencia comúnmente citada. Sin conocer la frecuencia del reloj, es imposible establecer si un conjunto de tiempos es "más rápido" que otro.
Por ejemplo, la memoria DDR3-2000 tiene una frecuencia de reloj de 1000 MHz, lo que produce un ciclo de reloj de 1 ns. Con este reloj de 1 ns, una latencia CAS de 7 da una latencia CAS absoluta de 7 ns. La memoria DDR3-2666 más rápida (con un reloj de 1333 MHz o 0,75 ns por ciclo) puede tener una latencia CAS mayor de 9, pero a una frecuencia de reloj de 1333 MHz, la cantidad de tiempo para esperar 9 ciclos de reloj es de solo 6,75 ns. Es por esta razón que DDR3-2666 CL9 tiene una latencia CAS absoluta mayor que la memoria DDR3-2000 CL7.
Tanto para DDR3 como para DDR4, los cuatro tiempos descritos anteriormente no son los únicos tiempos relevantes y ofrecen una descripción muy breve del rendimiento de la memoria. Los tiempos de memoria completos de un módulo de memoria se almacenan dentro del chip SPD de un módulo. En los módulos DIMM DDR3 y DDR4 , este chip es un chip de memoria flash PROM o EEPROM y contiene el formato de datos de la tabla de temporización estandarizado por JEDEC . Consulte el artículo de SPD para ver el diseño de la tabla entre las diferentes versiones de DDR y ejemplos de otra información de tiempo de memoria que está presente en estos chips.
Los DIMM modernos incluyen un chip ROM Serial Presence Detect (SPD) que contiene los tiempos de memoria recomendados para la configuración automática, así como perfiles XMP de información de tiempo más rápido (y voltajes más altos) para permitir una rápida y fácil [¿ según quién? ] aumento del rendimiento a través del overclocking. El BIOS en una PC puede permitir al usuario realizar manualmente ajustes de tiempo en un esfuerzo por aumentar el rendimiento (con posible riesgo de disminución de la estabilidad) o, en algunos casos, para aumentar la estabilidad (mediante el uso de tiempos sugeridos). [ aclaración necesaria ]