El proceso de 14 nm se refiere al nodo de tecnología MOSFET que es el sucesor del nodo de 22 nm (o 20 nm). El 14 nm fue nombrado así por la Hoja de ruta tecnológica internacional para semiconductores (ITRS). Hasta aproximadamente 2011, se esperaba que el nodo siguiente a 22 nm fuera de 16 nm. Todos los nodos de 14 nm utilizan tecnología FinFET ( transistor de efecto de campo de aleta ), un tipo de tecnología MOSFET de múltiples puertas que es una evolución no plana de la tecnología CMOS de silicio plano .
Samsung Electronics grabó un chip de 14 nm en 2014, antes de fabricar chips flash NAND de "clase 10 nm " en 2013. [ aclaración necesaria ] El mismo año, SK Hynix comenzó la producción en masa de flash NAND de 16 nm y TSMC comenzó con FinFET de 16 nm producción. Al año siguiente, Intel comenzó a enviar dispositivos de escala de 14 nm a los consumidores.
Historia
Fondo
La base para la fabricación de menos de 20 nm es el FinFET ( transistor de efecto de campo Fin ), una evolución del transistor MOSFET . [1] La tecnología FinFET fue iniciada por Digh Hisamoto y su equipo de investigadores en el Laboratorio Central de Investigación de Hitachi en 1989. [2] [3]
La resolución de 14 nm es difícil de lograr en una capa protectora polimérica , incluso con litografía por haz de electrones . Además, los efectos químicos de la radiación ionizante también limitan la resolución confiable a aproximadamente 30 nm , lo que también se puede lograr usando la litografía de inmersión actual de última generación . Se requieren materiales de máscara dura y patrones múltiples .
Una limitación más significativa proviene del daño del plasma a materiales de bajo k . La extensión del daño es típicamente de 20 nm de espesor, [4] pero también puede llegar hasta alrededor de 100 nm. [5] Se espera que la sensibilidad al daño empeore a medida que los materiales de bajo k se vuelvan más porosos. A modo de comparación, el radio atómico de un silicio sin restricciones es de 0,11 nm. Por tanto, unos 90 átomos de Si atravesarían la longitud del canal, lo que provocaría una fuga sustancial .
Tela Innovations y Sequoia Design Systems desarrollaron una metodología que permite la doble exposición para el nodo de 16/14 nm alrededor de 2010. [6] Samsung y Synopsys también han comenzado a implementar patrones dobles en flujos de diseño de 22 nm y 16 nm. [7] Mentor Graphics informó sobre la grabación de chips de prueba de 16 nm en 2010. [8] El 17 de enero de 2011, IBM anunció que se estaban asociando con ARM para desarrollar tecnología de procesamiento de chips de 14 nm. [9]
El 18 de febrero de 2011, Intel anunció que construiría una nueva planta de fabricación de semiconductores de $ 5 mil millones en Arizona , diseñada para fabricar chips utilizando los procesos de fabricación de 14 nm y obleas de 300 mm de vanguardia . [10] [11] La nueva planta de fabricación se denominaría Fab 42 y la construcción debía comenzar a mediados de 2011. Intel anunció la nueva instalación como "la instalación de fabricación de alto volumen más avanzada del mundo". y dijo que entraría en funcionamiento en 2013. Desde entonces, Intel ha decidido posponer la apertura de esta instalación y, en cambio, actualizar sus instalaciones existentes para admitir chips de 14 nm. [12] El 17 de mayo de 2011, Intel anunció una hoja de ruta para 2014 que incluía transistores de 14 nm para sus líneas de productos Xeon , Core y Atom . [13]
Demos de tecnología
A finales de 1990, el equipo japonés de Hisamoto de Hitachi Laboratorio Central de Investigación comenzó a colaborar con un equipo internacional de investigadores en el desarrollo de la tecnología más FinFET, incluyendo TSMC 's Chenming Hu y varios UC Berkeley investigadores. En 1998, el equipo fabricó con éxito dispositivos hasta un proceso de 17 nm. Posteriormente desarrollaron un proceso FinFET de 15 nm en 2001. [1] En 2002, un equipo internacional de investigadores de UC Berkeley, que incluía a Shbly Ahmed (bangladesí), Scott Bell, Cyrus Tabery (iraní), Jeffrey Bokor, David Kyser, Chenming Hu ( Taiwan Semiconductor Manufacturing Company ) y Tsu-Jae King Liu , demostraron dispositivos FinFET con una longitud de puerta de hasta 10 nm . [1] [14]
En 2005, Toshiba demostró un proceso FinFET de 15 nm, con una longitud de puerta de 15 nm y un ancho de aleta de 10 nm , utilizando un proceso de espaciador de pared lateral. [15] Se ha sugerido que para el nodo de 16 nm, un transistor lógico tendría una longitud de puerta de aproximadamente 5 nm. [16] En diciembre de 2007, Toshiba demostró un prototipo de unidad de memoria que usaba líneas finas de 15 nanómetros. [17]
En diciembre de 2009, National Nano Device Laboratories, propiedad del gobierno taiwanés, produjo un chip SRAM de 16 nm . [18]
En septiembre de 2011, Hynix anunció el desarrollo de células NAND de 15 nm. [19]
En diciembre de 2012, Samsung Electronics grabó un chip de 14 nm. [20]
En septiembre de 2013, Intel hizo una demostración de un portátil Ultrabook que utilizaba una CPU Broadwell de 14 nm , y el director ejecutivo de Intel, Brian Krzanich , dijo: "[CPU] se enviará a finales de este año". [21] Sin embargo, el envío se retrasó más hasta el cuarto trimestre de 2014. [22]
En agosto de 2014, Intel anunció los detalles de la microarquitectura de 14 nm para sus próximos procesadores Core M , el primer producto que se fabricará en el proceso de fabricación de 14 nm de Intel. Los primeros sistemas basados en el procesador Core M iban a estar disponibles en el cuarto trimestre de 2014, según el comunicado de prensa. "La tecnología de 14 nanómetros de Intel utiliza transistores de tres puertas de segunda generación para ofrecer rendimiento, potencia, densidad y costo por transistor líderes en la industria", dijo Mark Bohr, miembro senior de Intel, Technology and Manufacturing Group, y director de Process Architecture and Integration. [23]
En 2018 Intel anunció una escasez de capacidad fabulosa de 14 nm. [24]
Dispositivos de envío
En 2013, SK Hynix comenzó la producción en masa de flash NAND de 16 nm , [25] TSMC comenzó la producción de FinFET de 16 nm , [26] y Samsung comenzó la producción de flash NAND de clase 10 nm . [27]
El 5 de septiembre de 2014, Intel lanzó los primeros tres procesadores basados en Broadwell que pertenecían a la familia Core M de bajo TDP : Core M-5Y10, Core M-5Y10a y Core M-5Y70. [28]
En febrero de 2015, Samsung anunció que sus teléfonos inteligentes insignia, el Galaxy S6 y S6 Edge , contarían con sistemas Exynos de 14 nm en chip (SoC). [29]
El 9 de marzo de 2015, Apple Inc. lanzó la MacBook y MacBook Pro "Early 2015" , que utilizaban procesadores Intel de 14 nm. Es de destacar el i7-5557U, que tiene Intel Iris Graphics 6100 y dos núcleos que funcionan a 3,1 GHz, con solo 28 vatios. [30] [31]
El 25 de septiembre de 2015, Apple Inc. lanzó el iPhone 6S y el iPhone 6S Plus, que están equipados con chips A9 de "clase de escritorio" [32] fabricados tanto en 14 nm por Samsung como en 16 nm por TSMC (Taiwan Semiconductor Manufacturing Empresa).
En mayo de 2016, Nvidia lanzó sus GPU de la serie GeForce 10 basadas en la arquitectura Pascal , que incorpora la tecnología FinFET de 16 nm de TSMC y la tecnología FinFET de 14 nm de Samsung. [33] [34]
En junio de 2016, AMD lanzó sus GPU Radeon RX 400 basadas en la arquitectura Polaris , que incorpora tecnología FinFET de 14 nm de Samsung. La tecnología fue licenciada a GlobalFoundries para el abastecimiento dual. [35]
El 2 de agosto de 2016, Microsoft lanzó la Xbox One S , que utilizaba 16 nm de TSMC.
El 2 de marzo de 2017, AMD lanzó sus CPU Ryzen basadas en la arquitectura Zen , incorporando tecnología FinFET de 14 nm de Samsung, que fue licenciada a GlobalFoundries para que GlobalFoundries la construyera. [36]
El procesador NEC SX-Aurora TSUBASA , presentado en octubre de 2017, [37] utiliza un proceso FinFET de 16 nm de TSMC y está diseñado para su uso con supercomputadoras NEC SX . [38]
El 22 de julio de 2018, GlobalFoundries anunció su proceso Leading-Performance (12LP) de 12 nm, basado en un proceso 14LP con licencia de Samsung. [39]
En septiembre de 2018, Nvidia lanzó GPU basadas en su Turing (microarquitectura) , que se hicieron en el proceso de 12 nm de TSMC y tienen una densidad de transistores de 24,67 millones de transistores por milímetro cuadrado. [40]
Nodos de proceso de 14 nm
Reglas básicas del dispositivo lógico ITRS (2015) | Samsung [a] | TSMC | Intel | GlobalFoundries [b] | SMIC | |
---|---|---|---|---|---|---|
Nombre del proceso | 16/14 nm | 14 millas náuticas | 16/12 nm | 14 millas náuticas | 14 nm, 12 nm [41] | 14 millas náuticas |
Densidad de transistores (MTr / mm²) | Desconocido | 32,94 [39] | 28,88 [42] | 37,5 [43] [c] | 36,71 [39] | ? |
Paso de la puerta del transistor | 70 nm | 78 nm - 14LPP (HD) 84 nm - 14LPP (UHP) 84 nm - 14LPP (HP) | 78 nm - 14LPE (HD) 88 nm | 70 nm (14 nm +) 84 nm (14 nm ++) | 70 nm (14 nm) 84 | ? |
Parcela de interconexión | 56 nm | 67 nm | 70 nm | 52 nm | ? | ? |
Paso de aleta del transistor | 42 nm | 49 nm | 45 millas náuticas | 42 nm | 48 | ? |
Ancho de la aleta del transistor | 8 nm | 8 nm | Desconocido | 8 nm | ? | ? |
Altura de la aleta del transistor | 42 nm | ~ 38 nm | 37 nm | 42 nm | ? | ? |
Año productivo | 2015 | 2013 | 2013 | 2014 | 2018 | 2019 |
- ^ De segunda fuente a GlobalFoundries .
- ^ Basado en elproceso de14nm de Samsung .
- ^ Intel usa esta fórmula: [44] #
Los números más bajos son mejores, excepto por la densidad de transistores, en cuyo caso es lo contrario. [45] El paso de la puerta del transistor también se conoce como CPP (paso poligonal con contacto), y el paso de interconexión también se conoce como MMP (paso mínimo de metal). [46] [47] [48] [49] [50]
[51]
Referencias
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