Fabricación de dispositivos semiconductores

Proceso de fabricación utilizado para crear circuitos integrados.

Fabricación de dispositivos semiconductores
Escalado MOSFET ( nodos de proceso )
0 10 µm  - 1971 00 6 µm  - 1974 00 3 µm  - 1977  1,5 µm  - 1981 00 1 µm  - 1984 800 millas náuticas  - 1987 600 millas náuticas  - 1990 350 millas náuticas  - 1993 250 millas náuticas  - 1996 180 millas náuticas  - 1999 130 millas náuticas  - 2001 0 90 millas náuticas  - 2003 0 65 millas náuticas  - 2005 0 45 millas náuticas  - 2007 0 32 millas náuticas  - 2009 0 22 nm  - 2012 0 14 millas náuticas  - 2014 0 10 millas náuticas  - 2016 00 7 nm  - 2018 00 5 mn  - 2020
Futuro 00 3 nm  ~ 2022 00 2 nm  ≥ 2023
Medios nodos Densidad CMOS Dispositivo ( puerta múltiple ) Ley de moore Semiconductor Industria Nanoelectrónica
v t mi

Sala limpia del Centro de Investigación Glenn de la NASA

Imagen externa
Foto del interior de una sala limpia de una fábrica de 300 mm dirigida por TSMC

La fabricación de dispositivos semiconductores es el proceso que se utiliza para fabricar dispositivos semiconductores , normalmente los dispositivos semiconductores de óxido de metal (MOS) que se utilizan en los chips de circuitos integrados (IC), como los procesadores informáticos modernos, microcontroladores y chips de memoria como NAND flash y DRAM que están presentes en los dispositivos eléctricos y electrónicos cotidianos . Es una secuencia de varios pasos de procesos fotolitográficos y químicos (como pasivación superficial , oxidación térmica , difusión plana y aislamiento de uniones).) durante el cual los circuitos electrónicos se crean gradualmente en una oblea hecha de material semiconductor puro . Casi siempre se utiliza silicio , pero se utilizan varios semiconductores compuestos para aplicaciones especializadas.

Todo el proceso de fabricación, desde el inicio hasta los chips empaquetados listos para su envío, demora de seis a ocho semanas y se realiza en plantas de fabricación de semiconductores altamente especializadas , también llamadas fundiciones o fábricas. ^[1] Toda la fabricación se lleva a cabo dentro de una sala limpia, que es la parte central de una fábrica. En dispositivos semiconductores más avanzadas, tales como modernas 14 / 10 / 7 nm nodos, la fabricación puede tardar hasta 15 semanas, con 11-13 semanas siendo el promedio de la industria. ^[2]La producción en las instalaciones de fabricación avanzada está completamente automatizada y se lleva a cabo en un entorno de nitrógeno herméticamente sellado para mejorar el rendimiento (el porcentaje de microchips que funcionan correctamente en una oblea), con sistemas automatizados de manipulación de materiales que se encargan del transporte de las obleas de una máquina a otra. Las obleas se transportan dentro de FOUP , cajas especiales de plástico selladas. Toda la maquinaria y los FOUP contienen una atmósfera interna de nitrógeno. El aire dentro de la maquinaria y los FOUP generalmente se mantiene más limpio que el aire circundante en la sala limpia. Esta atmósfera interna se conoce como mini-ambiente. ^{[3] Las} plantas de fabricación necesitan grandes cantidades de nitrógeno líquido para mantener la atmósfera dentro de la maquinaria de producción y los FOUP, que se purgan constantemente con nitrógeno.^[4]

Tamaño

Un proceso de semiconductor específico tiene reglas específicas sobre el tamaño mínimo y el espaciado de las características en cada capa del chip. ^[5] A menudo, los procesos de semiconductores más nuevos tienen tamaños mínimos más pequeños y un espaciado más estrecho que permite un encogimiento simple de la matriz para reducir costos y mejorar el rendimiento ^{[5] en} parte debido a un aumento en la densidad de transistores (número de transistores por milímetro cuadrado). Los primeros procesos de semiconductores tenían nombres arbitrarios ^{[ cita requerida ]} como HMOS III, CHMOS V; los posteriores se denominan por tamaño, como el proceso de 90 nm .

Según el estándar de la industria, cada generación del proceso de fabricación de semiconductores, también conocido como nodo de tecnología o nodo de proceso, ^[6] se designa por el tamaño mínimo de la característica del proceso . Los nodos de tecnología, también conocidos como "tecnologías de proceso" o simplemente "nodos", se indican típicamente por el tamaño en nanómetros (o históricamente micrómetros ) de la longitud de la puerta del transistor del proceso . Sin embargo, este no ha sido el caso desde 1994. Inicialmente, la longitud de la puerta del transistor era menor que la sugerida por el nombre del nodo de proceso (por ejemplo, nodo de 350 nm); sin embargo, esta tendencia se invirtió en 2009. ^[7]Los nanómetros utilizados para nombrar los nodos de proceso se han convertido más bien en un término de marketing que no tiene relación con el tamaño real de las características ni con la densidad de transistores (número de transistores por milímetro cuadrado). Por ejemplo, el proceso de 10 nm de Intel en realidad tiene características (las puntas de las aletas FinFET ) con un ancho de 7 nm, el proceso de 10 nm de Intel es similar en densidad de transistores a los procesos de 7 nm de TSMC, mientras que los procesos de 12 y 14 nm de GlobalFoundries tienen una característica similar. Tamaños. ^{[8] [9] [10]}

Lista de pasos

Esta es una lista de técnicas de procesamiento que se emplean en numerosas ocasiones durante la construcción de un dispositivo electrónico moderno; esta lista no implica necesariamente un orden específico. El equipo para llevar a cabo estos procesos es fabricado por un puñado de empresas . Todo el equipo debe probarse antes de iniciar una planta de fabricación de semiconductores. ^[11]

• Procesamiento de obleas
  • Limpia en húmedo
    • Limpieza con disolventes como acetona , tricloroetileno y agua ultrapura
    • Solución piraña
    • RCA limpio
  • Pasivación superficial
  • Fotolitografía
  • Implantación de iones (en la que los dopantes se incrustan en la oblea creando regiones de conductividad aumentada o disminuida)
  • Aguafuerte (microfabricación)
    • Grabado en seco ( grabado con plasma )
      • Grabado de iones reactivos (RIE)
        • Grabado profundo de iones reactivos
        • Grabado de capa atómica (ALE)
    • Aguafuerte húmeda
      • Grabado de óxido tamponado
  • Incineración de plasma
  • Tratamientos termales
    • Recocido térmico rápido
    • Recocidos en horno
    • Oxidación térmica
  • Deposición química de vapor (CVD)
  • Deposición de capa atómica (ALD)
  • Deposición física de vapor (PVD)
  • Epitaxia de haz molecular (MBE)
  • Despegue láser (para producción de LED ^[12] )
  • Deposición electroquímica (ECD). Ver galvanoplastia
  • Pulido químico-mecánico (CMP)
  • Prueba de obleas (donde se verifica el rendimiento eléctrico utilizando un equipo de prueba automático , en este paso también se puede realizar un agrupamiento y / o recorte láser )
• Preparación de matrices
  • A través del silicio a través de la fabricación (para circuitos integrados tridimensionales )
  • Montaje de oblea (la oblea se monta en un marco de metal con cinta para cortar en cubitos )
  • Rectificado y pulido de obleas ^[13] (reduce el grosor de la oblea para dispositivos delgados como una tarjeta inteligente o tarjeta PCMCIA o la unión y apilado de obleas, esto también puede ocurrir durante el corte en cubitos de obleas, en un proceso conocido como Dice Before Grind o DBG ^{[14] [15]} )
  • Unión y apilado de obleas (para circuitos integrados tridimensionales y MEMS )
  • Fabricación de capas de redistribución (para paquetes WLCSP )
  • Wafer Bumping (para paquetes Flip chip BGA ( Ball grid array ) y WLCSP)
  • Troquelar o cortar en cubitos de obleas
• Embalaje IC
  • Accesorio de troquel (el troquel se fija a un marco de plomo utilizando pasta conductora o película de fijación de troquel ^{[16] [17]} )
  • IC unión: unión por hilo , unión Thermosonic , Flip Chip o Tape Automated Bonding (TAB)
  • Instalación de encapsulación IC o esparcidor de calor integrado (IHS)
    • Moldeado (utilizando un compuesto de moldeo especial que puede contener polvo de vidrio como relleno)
    • Horneando
    • Galvanoplastia (chapa los cables de cobre de los marcos de plomo con estaño para facilitar la soldadura )
    • Marcado láser o serigrafía
    • Recorte y forme (separa los marcos de cables entre sí y dobla los pines del marco de cables para que puedan montarse en una placa de circuito impreso )
• Pruebas de CI

Además, se pueden llevar a cabo pasos como el grabado de Wright .

Progreso de la miniaturización y comparación de tamaños de nodos del proceso de fabricación de semiconductores con algunos objetos microscópicos y longitudes de onda de luz visible.

Prevención de contaminación y defectos.

Artículo principal: sala limpia

Cuando los anchos de las características eran mucho mayores que unos 10 micrómetros , la pureza de los semiconductores no era un problema tan importante como lo es hoy en la fabricación de dispositivos. A medida que los dispositivos se vuelven más integrados, las salas blancas deben volverse aún más limpias. Hoy en día, las plantas de fabricación se presurizan con aire filtrado para eliminar incluso las partículas más pequeñas, que podrían quedarse en las obleas y contribuir a los defectos. Los techos de las salas blancas de semiconductores tienen unidades de filtro de ventilador(FFU) a intervalos regulares para reemplazar y filtrar constantemente el aire en la sala blanca; Los equipos de capital de semiconductores también pueden tener sus propias UFU. Los FFU, combinados con pisos elevados con rejillas, ayudan a garantizar un flujo de aire laminar, para garantizar que las partículas bajen inmediatamente al piso y no permanezcan suspendidas en el aire debido a las turbulencias. Los trabajadores de una instalación de fabricación de semiconductores deben usar trajes de sala limpia para proteger los dispositivos de la contaminación humana . Para evitar la oxidación y aumentar el rendimiento, los FOUP y los equipos de capital semiconductores pueden tener un entorno de nitrógeno puro herméticamente sellado con un nivel de polvo ISO clase 1. FOUP y SMIFLas cápsulas aíslan las obleas del aire en la sala limpia, aumentando el rendimiento porque reducen el número de defectos causados ​​por las partículas de polvo. Además, las fábricas tienen la menor cantidad de personas posible en la sala limpia para facilitar el mantenimiento del entorno de la sala limpia, ya que las personas, incluso cuando usan trajes de sala limpia, arrojan grandes cantidades de partículas, especialmente al caminar. ^{[18] [19] [20]}

Obleas

Artículos principales: Wafer (electrónica) y silicio monocristalino

Un típico oblea está hecho de extremadamente silicio puro que se cultiva en mono-cristalino cilíndricos lingotes ( bolas ) hasta 300 mm (un poco menos de 12 pulgadas) de diámetro usando el proceso de Czochralski . Estos lingotes se cortan luego en obleas de aproximadamente 0,75 mm de espesor y se pulen para obtener una superficie muy regular y plana.

Procesando

Ver también: Fabricación de obleas

En la fabricación de dispositivos semiconductores, los diversos pasos de procesamiento se dividen en cuatro categorías generales: deposición, eliminación, modelado y modificación de propiedades eléctricas.

• La deposición es cualquier proceso que crece, recubre o transfiere un material a la oblea. Las tecnologías disponibles incluyen la deposición física de vapor (PVD), la deposición química de vapor (CVD), la deposición electroquímica (ECD), la epitaxia de haz molecular (MBE) y, más recientemente, la deposición de capa atómica (ALD), entre otras. Puede entenderse que la deposición incluye la formación de una capa de óxido , por oxidación térmica o, más específicamente, LOCOS .
• La remoción es cualquier proceso que remueve material de la oblea; los ejemplos incluyen procesos de grabado (ya sea en húmedo o en seco ) y planarización químico-mecánica (CMP).
• El modelado es dar forma o alterar los materiales depositados, y generalmente se lo denomina litografía . Por ejemplo, en la litografía convencional, la oblea se recubre con una sustancia química llamada fotorresistente ; luego, una máquina llamada paso a paso enfoca, alinea y mueve una máscara , exponiendo partes seleccionadas de la oblea debajo a luz de longitud de onda corta; las regiones expuestas se lavan con una solución reveladora. Después del grabado u otro procesamiento, el fotorresistente restante se elimina mediante incineración de plasma "seco" (decapado o tira de fotorresistente). El fotorresistente también se puede eliminar mediante procesos químicos húmedos que recubren la oblea en un líquido para eliminar el fotorresistente. ^[21]
• La modificación de las propiedades eléctricas ha implicado históricamente el dopado de fuentes de transistores y drenajes (originalmente mediante hornos de difusión y más tarde mediante implantación de iones ). Estos procesos de dopaje son seguidos por recocido en horno o, en dispositivos avanzados, por recocido térmico rápido (RTA); El recocido sirve para activar los dopantes implantados. La modificación de las propiedades eléctricas ahora también se extiende a la reducción de la constante dieléctrica de un material en aislantes de bajo k mediante la exposición a la luz ultravioleta en el procesamiento UV (UVP). La modificación se logra con frecuencia por oxidación., que se puede llevar a cabo para crear uniones semiconductor-aislante, como en la oxidación local de silicio ( LOCOS ) para fabricar transistores de efecto de campo de óxido metálico .

Los chips modernos tienen hasta once o más niveles de metal producidos en más de 300 o más pasos de procesamiento secuenciados.

Procesamiento de front-end-of-line (FEOL)

Artículo principal: FEOL

El procesamiento FEOL se refiere a la formación de transistores directamente en el silicio . La oblea cruda está diseñada mediante el crecimiento de una capa de silicio ultrapura y prácticamente libre de defectos a través de la epitaxia . En los dispositivos lógicos más avanzados , antes del paso de epitaxia de silicio, se realizan trucos para mejorar el rendimiento de los transistores a construir. Un método implica la introducción de una etapa de filtración en la que se deposita una variante de silicio, como silicio-germanio (SiGe). Una vez que se deposita el silicio epitaxial, la red cristalina se estira un poco, lo que mejora la movilidad electrónica. Otro método, llamadoLa tecnología de silicio sobre aislante implica la inserción de una capa aislante entre la oblea de silicio en bruto y la capa delgada de la epitaxia de silicio posterior. Este método da como resultado la creación de transistores con efectos parásitos reducidos.

Óxido de compuerta e implantes

Artículos principales: puerta autoalineada y dopaje (semiconductor)

La ingeniería de la superficie frontal va seguida del crecimiento del dieléctrico de la puerta (tradicionalmente dióxido de silicio ), el patrón de la puerta, el patrón de las regiones de origen y drenaje y la posterior implantación o difusión de dopantes para obtener las propiedades eléctricas complementarias deseadas. En los dispositivos de memoria dinámica de acceso aleatorio (DRAM), los condensadores de almacenamiento también se fabrican en este momento, normalmente apilados sobre el transistor de acceso (el ahora desaparecido fabricante de DRAM Qimonda implementó estos condensadores con trincheras grabadas profundamente en la superficie de silicio).

Procesamiento de back-end-of-line (BEOL)

Artículo principal: BEOL

Capas de metal

Una vez que se han creado los diversos dispositivos semiconductores, deben interconectarse para formar los circuitos eléctricos deseados. Esto ocurre en una serie de pasos de procesamiento de obleas denominados colectivamente BEOL (que no debe confundirse con la parte posterior de la fabricación de chips, que se refiere a las etapas de empaquetado y prueba). El procesamiento BEOL implica la creación de cables de interconexión de metal que están aislados por capas dieléctricas. El material aislante ha sido tradicionalmente una forma de SiO ₂ o un vidrio de silicato , pero recientemente se están utilizando nuevos materiales de baja constante dieléctrica (como el oxicarburo de silicio), que generalmente proporcionan constantes dieléctricas de alrededor de 2,7 (en comparación con 3,82 para el SiO _2).), aunque se ofrecen a los fabricantes de chips materiales con constantes tan bajas como 2,2. En su lugar, se pueden utilizar dieléctricos de alto κ .

Interconectar

Artículo principal: interconexión (circuitos integrados)

Detalle sintético de una celda estándar a través de cuatro capas de interconexión de cobre planarizada, hasta el polisilicio (rosa), los pozos (grisáceo) y el sustrato (verde).

Históricamente, los alambres de metal se han compuesto de aluminio . En este enfoque del cableado (a menudo llamado aluminio sustractivo ), las películas de manta de aluminio se depositan primero, se modelan y luego se graban, dejando cables aislados. A continuación, se deposita material dieléctrico sobre los cables expuestos. Las diversas capas de metal están interconectadas grabando orificios (llamados " vías") en el material aislante y luego depositando tungsteno en ellos con una técnica CVD usando hexafluoruro de tungsteno ; Este enfoque todavía se utiliza en la fabricación de muchos chips de memoria, como la memoria dinámica de acceso aleatorio. (DRAM), porque el número de niveles de interconexión es pequeño (actualmente no más de cuatro).

Más recientemente, como el número de niveles de interconexión para la lógica ha aumentado sustancialmente debido a la gran cantidad de transistores que ahora están interconectados en un microprocesador moderno , el retardo de tiempo en el cableado se ha vuelto tan significativo como para provocar un cambio en el material del cableado (desde capa de interconexión de aluminio a cobre ) y un cambio en el material dieléctrico (de dióxidos de silicio a aisladores de bajo K más nuevos ). Esta mejora del rendimiento también tiene un costo reducido gracias al damasquinado.procesamiento, que elimina los pasos de procesamiento. A medida que aumenta el número de niveles de interconexión, se requiere la planarización de las capas anteriores para asegurar una superficie plana antes de la litografía posterior. Sin él, los niveles se volverían cada vez más torcidos, extendiéndose más allá de la profundidad de enfoque de la litografía disponible e interfiriendo así con la capacidad de modelar. CMP ( planarización químico-mecánica ) es el método de procesamiento principal para lograr tal planarización, aunque el grabado en seco todavía se emplea a veces cuando el número de niveles de interconexión no es más de tres. Las interconexiones de cobre utilizan una capa de barrera conductora de electricidad para evitar que el cobre se difunda ("envenene") su entorno.

Prueba de oblea

La naturaleza altamente serializada del procesamiento de obleas ha aumentado la demanda de metrología entre los distintos pasos del procesamiento. Por ejemplo, la metrología de película delgada basada en elipsometría o reflectometría se utiliza para controlar estrictamente el espesor del óxido de puerta, así como el espesor, el índice de refracción y el coeficiente de extinción del fotorresistente y otros recubrimientos. El equipo de metrología de prueba de obleas se utiliza para verificar que las obleas no hayan sido dañadas por pasos de procesamiento anteriores hasta la prueba; si fallan demasiados troqueles en una oblea, se desecha toda la oblea para evitar los costos de procesamiento posterior. Metrología virtualse ha utilizado para predecir las propiedades de las obleas basándose en métodos estadísticos sin realizar la medición física en sí. ^[1]

Prueba de dispositivo

Artículo principal: Prueba de obleas

Una vez que se ha completado el proceso de front-end, los dispositivos semiconductores o chips se someten a una variedad de pruebas eléctricas para determinar si funcionan correctamente. El porcentaje de dispositivos en la oblea que funcionan correctamente se denomina rendimiento . Los fabricantes suelen ser reservados sobre sus rendimientos, pero pueden ser tan bajos como el 30%, lo que significa que solo el 30% de las virutas de la oblea funcionan según lo previsto. La variación del proceso es una de las muchas razones del bajo rendimiento. Las pruebas se llevan a cabo para evitar que los chips se ensamblen en paquetes relativamente costosos.

El rendimiento a menudo, pero no necesariamente, está relacionado con el tamaño del dispositivo (troquel o chip). Como ejemplo, en diciembre de 2019, TSMC anunció un rendimiento promedio de ~ 80%, con un rendimiento máximo por oblea de> 90% para sus chips de prueba de 5 nm con un tamaño de troquel de 17,92 mm ² . El rendimiento descendió al 32,0% con un aumento del tamaño de la matriz a 100 mm ² . ^[22]

The fab prueba los chips en la obleacon un probador electrónico que presiona pequeñas sondas contra el chip. La máquina marca cada chip defectuoso con una gota de tinte. Actualmente, el marcado electrónico con tintes es posible si los datos (resultados) de la prueba de obleas se registran en una base de datos de computadora central y los chips se "agrupan" (es decir, se clasifican en contenedores virtuales) de acuerdo con los límites de prueba predeterminados, como frecuencias máximas de funcionamiento / relojes, número de trabajo núcleos (completamente funcionales) por chip, etc. Los datos de agrupación resultantes pueden graficarse o registrarse en un mapa de obleas para rastrear defectos de fabricación y marcar chips defectuosos. Este mapa también se puede utilizar durante el ensamblaje y empaquetado de obleas. El binning permite que los chips que de otro modo serían rechazados se reutilicen en productos de nivel inferior, como es el caso de las GPU y CPU, lo que aumenta el rendimiento del dispositivo,especialmente porque muy pocos chips son completamente funcionales (todos los núcleos funcionan correctamente, por ejemplo).Los eFUSEs se pueden usar para desconectar partes de chips, como núcleos, ya sea porque no funcionaron como se esperaba durante el binning o como parte de la segmentación del mercado (usando el mismo chip para niveles de gama baja, media y alta). Los chips pueden tener piezas de repuesto para permitir que el chip pase la prueba por completo, incluso si tiene varias piezas que no funcionan.

Los chips también se prueban nuevamente después del empaque, ya que pueden faltar los cables de unión o el paquete puede alterar el rendimiento analógico. Esto se conoce como la "prueba final". También se pueden obtener imágenes de las virutas mediante rayos X.

Por lo general, la fábrica cobra por el tiempo de prueba, con precios del orden de centavos por segundo. Los tiempos de prueba varían desde unos pocos milisegundos hasta un par de segundos, y el software de prueba está optimizado para reducir el tiempo de prueba. También es posible realizar pruebas de varios chips (sitios múltiples) porque muchos probadores tienen los recursos para realizar la mayoría o todas las pruebas en paralelo y en varios chips a la vez.

Los chips a menudo se diseñan con "funciones de prueba " , como cadenas de exploración o una " autoprueba incorporada " para acelerar las pruebas y reducir los costos de las mismas . En ciertos diseños que utilizan procesos de fabricación analógicos especializados, las obleas también se recortan con láser durante la prueba, para lograr valores de resistencia estrechamente distribuidos según lo especificado por el diseño.

Los buenos diseños intentan probar y gestionar estadísticamente las esquinas (extremos de comportamiento del silicio causados ​​por una alta temperatura de funcionamiento combinada con los extremos de los fabulosos pasos de procesamiento). La mayoría de los diseños se adaptan al menos a 64 esquinas.

Rendimiento del dispositivo

El rendimiento del dispositivo o el rendimiento del troquel es el número de chips o troqueles de trabajo en una oblea, expresado en porcentaje, ya que el número de chips en una oblea (Die por oblea, DPW) puede variar según el tamaño de los chips y el diámetro de la oblea. La degradación del rendimiento es una reducción en el rendimiento, que históricamente fue causada principalmente por partículas de polvo; sin embargo, desde la década de 1990, la degradación del rendimiento es causada principalmente por la variación del proceso, el proceso en sí y las herramientas utilizadas en la fabricación de chips, aunque el polvo sigue siendo un problema en muchas fabulosas antiguas. Las partículas de polvo tienen un efecto cada vez mayor en el rendimiento a medida que los tamaños de las características se reducen con los procesos más nuevos. La automatización y el uso de mini ambientes dentro de los equipos de producción, FOUP y SMIF han permitido reducir los defectos causados ​​por las partículas de polvo.El rendimiento del dispositivo debe mantenerse alto para reducir el precio de venta de los chips en funcionamiento, ya que los chips en funcionamiento tienen que pagar por los chips que fallaron y para reducir el costo del procesamiento de obleas. El rendimiento también puede verse afectado por el diseño y el funcionamiento de la fábrica.

Es necesario un control estricto sobre los contaminantes y el proceso de producción para aumentar el rendimiento. Los contaminantes pueden ser contaminantes químicos o partículas de polvo. Los "defectos asesinos" son aquellos causados ​​por partículas de polvo que causan una falla completa del dispositivo (como un transistor). También hay defectos inofensivos. Una partícula debe tener 1/5 del tamaño de una característica para causar un defecto mortal. Entonces, si una característica tiene 100 nm de ancho, una partícula solo necesita tener 20 nm de ancho para causar un defecto mortal. La electricidad electrostática también puede afectar negativamente al rendimiento. Los contaminantes químicos o impurezas incluyen metales pesados ​​como hierro, cobre, níquel, zinc, cromo, oro, mercurio y plata, metales alcalinos como sodio, potasio y litio, y elementos como aluminio, magnesio, calcio, cloro, azufre, carbono. y flúor.Es importante que esos elementos no permanezcan en contacto con el silicio, ya que podrían reducir el rendimiento. Pueden usarse mezclas químicas para eliminar esos elementos del silicio; diferentes mezclas son efectivas contra diferentes elementos.

Se utilizan varios modelos para estimar el rendimiento. Esos son el modelo de Murphy, el modelo de Poisson, el modelo binomial, el modelo de Moore y el modelo de Seeds. No existe un modelo universal; se debe elegir un modelo en función de la distribución real del rendimiento (la ubicación de las virutas defectuosas) Por ejemplo, el modelo de Murphy supone que la pérdida de rendimiento se produce más en los bordes de la oblea (las virutas que no funcionan se concentran en los bordes de la oblea), El modelo de Poisson asume que los troqueles defectuosos se distribuyen de manera relativamente uniforme a lo largo de la oblea, y el modelo de Seeds supone que los troqueles defectuosos se agrupan. ^[23]

Las matrices más pequeñas cuestan menos de producir (ya que caben más en una oblea y las obleas se procesan y valoran en su conjunto), y pueden ayudar a lograr mayores rendimientos ya que las matrices más pequeñas tienen menos posibilidades de tener un defecto, debido a su menor área de superficie en la oblea. Sin embargo, las matrices más pequeñas requieren características más pequeñas para lograr las mismas funciones que las matrices más grandes o superarlas, y las características más pequeñas requieren una variación del proceso reducida y una mayor pureza (contaminación reducida) para mantener altos rendimientos. Las herramientas de metrología se utilizan para inspeccionar las obleas durante el proceso de producción y predecir el rendimiento, por lo que las obleas que se predice que tienen demasiados defectos pueden desecharse para ahorrar en costos de procesamiento. ^[24]

Preparación de matrices

Artículos principales: Rectificado de obleas y preparación de matrices.

Una vez probada, una oblea generalmente se reduce de grosor en un proceso también conocido como "backlap", ^[25] "backfinish" o "adelgazamiento de la oblea" ^[26] antes de que la oblea se marque y luego se rompa en troqueles individuales, un proceso conocido como oblea cortada en cubitos . Solo se empaquetan los chips buenos y sin marcar.

embalaje

Artículo principal: Empaquetado de circuitos integrados

Los envases de plástico o cerámica implican montar el troquel, conectar las almohadillas del troquel a los pasadores del paquete y sellar el troquel. Se utilizan pequeños cables de unión para conectar las almohadillas a los pines. En los viejos tiempos ^{[ ¿cuándo? ]} , los cables se conectaban a mano, pero ahora las máquinas especializadas realizan la tarea. Tradicionalmente, estos alambres se han compuesto de oro, lo que lleva a un marco de plomo (pronunciado "marco de leed") de cobre chapado con soldadura ; El plomo es venenoso, por lo que RoHS exige ahora los "marcos de plomo" sin plomo .

El paquete a escala de chips (CSP) es otra tecnología de envasado. Un paquete de plástico doble en línea , como la mayoría de los paquetes, es muchas veces más grande que el troquel real oculto en el interior, mientras que los chips CSP son casi del tamaño del troquel; se puede construir un CSP para cada dado antes de cortar la oblea en cubitos.

Los chips empaquetados se vuelven a probar para garantizar que no se dañaron durante el empaque y que la operación de interconexión de la matriz a la clavija se realizó correctamente. Luego, un láser graba el nombre y los números del chip en el paquete.

Materiales peligrosos

Ver también: Riesgos para la salud en las ocupaciones de fabricación de semiconductores

Se utilizan muchos materiales tóxicos en el proceso de fabricación. ^[27] Estos incluyen:

• dopantes elementales venenosos , como arsénico , antimonio y fósforo .
• compuestos venenosos, como arsina , fosfina , hexafluoruro de tungsteno y silano .
• líquidos altamente reactivos, como peróxido de hidrógeno , ácido nítrico fumante , ácido sulfúrico y ácido fluorhídrico .

Es fundamental que los trabajadores no estén expuestos directamente a estas sustancias peligrosas. El alto grado de automatización común en la industria de fabricación de circuitos integrados ayuda a reducir los riesgos de exposición. La mayoría de las instalaciones de fabricación emplean sistemas de gestión de gases de escape, como depuradores húmedos, cámaras de combustión, cartuchos absorbentes calentados, etc., para controlar el riesgo para los trabajadores y el medio ambiente.

Cronología de las demostraciones de MOSFET

Esta sección es un extracto de la Lista de ejemplos de escalas de semiconductores § Cronología de las demostraciones de MOSFET [ editar ]

PMOS y NMOS

Demostraciones de MOSFET ( PMOS y NMOS )

Fecha	Longitud del canal	Espesor de óxido [28]	Lógica MOSFET	Investigador (es)	Organización	Árbitro
Junio ​​de 1960	20.000 nm	100 nm	PMOS	Mohamed M. Atalla , Dawon Kahng	Laboratorios Bell Telephone	[29] [30]
			NMOS
	10,000 nm	100 nm	PMOS	Mohamed M. Atalla , Dawon Kahng	Laboratorios Bell Telephone	[31]
			NMOS
Mayo de 1965	8.000 millas náuticas	150 nm	NMOS	Chih-Tang Sah , Otto Leistiko, AS Grove	Fairchild Semiconductor	[32]
	5,000 nm	170 nanómetro	PMOS
Diciembre de 1972	1.000 nm	?	PMOS	Robert H. Dennard , Fritz H. Gaensslen, Hwa-Nien Yu	Centro de investigación IBM TJ Watson	[33] [34] [35]
1973	7.500 millas náuticas	?	NMOS	Sohichi Suzuki	Comité ejecutivo nacional	[36] [37]
	6.000 millas náuticas	?	PMOS	?	Toshiba	[38] [39]
Octubre de 1974	1.000 nm	35 nm	NMOS	Robert H. Dennard , Fritz H. Gaensslen, Hwa-Nien Yu	Centro de investigación IBM TJ Watson	[40]
	500 nm
Septiembre de 1975	1.500 millas náuticas	20 millas náuticas	NMOS	Ryoichi Hori, Hiroo Masuda y Osamu Minato	Hitachi	[34] [41]
Marzo de 1976	3.000 millas náuticas	?	NMOS	?	Intel	[42]
Abril de 1979	1.000 nm	25 millas náuticas	NMOS	William R. Hunter, LM Ephrath y Alice Cramer	Centro de investigación IBM TJ Watson	[43]
Diciembre de 1984	100 nm	5 millas náuticas	NMOS	Toshio Kobayashi, Seiji Horiguchi, K. Kiuchi	Nippon Telegraph y teléfono	[44]
Diciembre de 1985	150 nm	2,5 nm	NMOS	Toshio Kobayashi, Seiji Horiguchi, M. Miyake, M. Oda	Nippon Telegraph y teléfono	[45]
	75 millas náuticas	?	NMOS	Stephen Y. Chou, Henry I. Smith, Dimitri A. Antoniadis	MIT	[46]
Enero de 1986	60 nm	?	NMOS	Stephen Y. Chou, Henry I. Smith, Dimitri A. Antoniadis	MIT	[47]
Junio ​​de 1987	200 nm	3,5 nanómetro	PMOS	Toshio Kobayashi, M. Miyake, K. Deguchi	Nippon Telegraph y teléfono	[48]
Diciembre de 1993	40 nm	?	NMOS	Mizuki Ono, Masanobu Saito, Takashi Yoshitomi	Toshiba	[49]
Septiembre de 1996	16 millas náuticas	?	PMOS	Hisao Kawaura, Toshitsugu Sakamoto, Toshio Baba	Comité ejecutivo nacional	[50]
Junio ​​de 1998	50 nm	1,3 nm	NMOS	Khaled Z. Ahmed, Effiong E. Ibok, Miryeong Song	Microdispositivos avanzados (AMD)	[51] [52]
Diciembre de 2002	6 nm	?	PMOS	Bruce Doris, Omer Dokumaci y Meikei Ieong	IBM	[53] [54] [55]
Diciembre de 2003	3 nm	?	PMOS	Hitoshi Wakabayashi, Shigeharu Yamagami	Comité ejecutivo nacional	[56] [54]
		?	NMOS

CMOS (puerta única)

Demostraciones complementarias de MOSFET ( CMOS ) ( puerta única )

Fecha	Longitud del canal	Espesor de óxido [28]	Investigador (es)	Organización	Árbitro
Febrero de 1963	?	?	Chih-Tang Sah , Frank Wanlass	Fairchild Semiconductor	[57] [58]
1968	20.000 nm	100 nm	?	Laboratorios RCA	[59]
1970	10,000 nm	100 nm	?	Laboratorios RCA	[59]
Diciembre de 1976	2.000 millas náuticas	?	A. Aitken, RG Poulsen, ATP MacArthur, JJ White	Mitel Semiconductor	[60]
Febrero de 1978	3.000 millas náuticas	?	Toshiaki Masuhara, Osamu Minato, Toshio Sasaki, Yoshio Sakai	Laboratorio central de investigación de Hitachi	[61] [62] [63]
Febrero de 1983	1200 nm	25 millas náuticas	RJC Chwang, M. Choi, D. Creek, S. Stern, PH Pelley	Intel	[64] [65]
	900 nm	15 millas náuticas	Tsuneo Mano, J. Yamada, Junichi Inoue, S. Nakajima	Nippon Telegraph and Telephone (NTT)	[64] [66]
Diciembre de 1983	1.000 nm	22,5 nanómetro	GJ Hu, Yuan Taur, Robert H. Dennard , Chung-Yu Ting	Centro de investigación IBM TJ Watson	[67]
Febrero de 1987	800 nm	17 millas náuticas	T. Sumi, Tsuneo Taniguchi, Mikio Kishimoto, Hiroshige Hirano	Matsushita	[64] [68]
	700 nm	12 millas náuticas	Tsuneo Mano, J. Yamada, Junichi Inoue, S. Nakajima	Nippon Telegraph and Telephone (NTT)	[64] [69]
Septiembre de 1987	500 nm	12,5 nanómetro	Hussein I. Hanafi, Robert H. Dennard , Yuan Taur, Nadim F. Haddad	Centro de investigación IBM TJ Watson	[70]
Diciembre de 1987	250 nm	?	Naoki Kasai, Nobuhiro Endo, Hiroshi Kitajima	Comité ejecutivo nacional	[71]
Febrero de 1988	400 nm	10 nm	M. Inoue, H. Kotani, T. Yamada, Hiroyuki Yamauchi	Matsushita	[64] [72]
Diciembre de 1990	100 nm	?	Ghavam G. Shahidi , Bijan Davari , Yuan Taur, James D. Warnock	Centro de investigación IBM TJ Watson	[73]
1993	350 nm	?	?	Sony	[74]
1996	150 nm	?	?	Mitsubishi Electric
1998	180 nm	?	?	TSMC	[75]
Diciembre de 2003	5 millas náuticas	?	Hitoshi Wakabayashi, Shigeharu Yamagami, Nobuyuki Ikezawa	Comité ejecutivo nacional	[56] [76]

MOSFET de múltiples puertas (MuGFET)

Demostraciones de MOSFET de compuerta múltiple ( MuGFET )

Fecha	Longitud del canal	Tipo de MuGFET	Investigador (es)	Organización	Árbitro
Agosto de 1984	?	DGMOS	Toshihiro Sekigawa, Yutaka Hayashi	Laboratorio electrotécnico (ETL)	[77]
1987	2.000 millas náuticas	DGMOS	Toshihiro Sekigawa	Laboratorio electrotécnico (ETL)	[78]
Diciembre de 1988	250 nm	DGMOS	Bijan Davari , Wen-Hsing Chang, Matthew R. Wordeman, CS Oh	Centro de investigación IBM TJ Watson	[79] [80]
	180 nm
	?	GAAFET	Fujio Masuoka , Hiroshi Takato, Kazumasa Sunouchi, N. Okabe	Toshiba	[81] [82] [83]
Diciembre de 1989	200 nm	FinFET	Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto, Eiji Takeda	Laboratorio central de investigación de Hitachi	[84] [85] [86]
Diciembre de 1998	17 millas náuticas	FinFET	Digh Hisamoto, Chenming Hu , Tsu-Jae King Liu , Jeffrey Bokor	Universidad de California, Berkeley)	[87] [88]
2001	15 millas náuticas	FinFET	Chenming Hu , Yang-Kyu Choi, Nick Lindert, Tsu-Jae King Liu	Universidad de California, Berkeley)	[87] [89]
Diciembre de 2002	10 nm	FinFET	Shbly Ahmed, Scott Bell, Cyrus Tabery, Jeffrey Bokor	Universidad de California, Berkeley)	[87] [90]
Junio ​​de 2006	3 nm	GAAFET	Hyunjin Lee, Yang-kyu Choi, Lee-Eun Yu, Seong-Wan Ryu	KAIST	[91] [92]

Otros tipos de MOSFET

Demostraciones de MOSFET ( otros tipos )

Fecha	Longitud del canal (nm)	Espesor del óxido (nm) [28]	Tipo MOSFET	Investigador (es)	Organización	Árbitro
Octubre de 1962	?	?	TFT	Paul K. Weimer	Laboratorios RCA	[93] [94]
1965	?	?	GaAs	H. Becke, R. Hall, J. White	Laboratorios RCA	[95]
Octubre de 1966	100.000	100	TFT	TP Brody, HE Kunig	Westinghouse Electric	[96] [97]
Agosto 1967	?	?	FGMOS	Dawon Kahng , Simon Min Sze	Laboratorios Bell Telephone	[98]
Octubre de 1967	?	?	MNOS	HA Richard Wegener, AJ Lincoln, HC Pao	Corporación Sperry	[99]
Julio de 1968	?	?	BiMOS	Hung-Chang Lin , Ramachandra R. Iyer	Westinghouse Electric	[100] [101]
Octubre de 1968	?	?	BiCMOS	Hung-Chang Lin , Ramachandra R. Iyer, CT Ho	Westinghouse Electric	[102] [101]
1969	?	?	VMOS	?	Hitachi	[103] [104]
Septiembre de 1969	?	?	DMOS	Y. Tarui, Y. Hayashi, Toshihiro Sekigawa	Laboratorio electrotécnico (ETL)	[105] [106]
Octubre de 1970	?	?	ISFET	Piet Bergveld	Universidad de Twente	[107] [108]
Octubre de 1970	1000	?	DMOS	Y. Tarui, Y. Hayashi, Toshihiro Sekigawa	Laboratorio electrotécnico (ETL)	[109]
1977	?	?	VDMOS	John Louis Moll	Laboratorios HP	[103]
	?	?	LDMOS	?	Hitachi	[110]
Julio de 1979	?	?	IGBT	Bantval Jayant Baliga y Margaret Lazeri	Energia General	[111]
Diciembre de 1984	2000	?	BiCMOS	H. Higuchi, Goro Kitsukawa, Takahide Ikeda, Y. Nishio	Hitachi	[112]
Mayo de 1985	300	?	?	K. Deguchi, Kazuhiko Komatsu, M. Miyake, H. Namatsu	Nippon Telegraph y teléfono	[113]
Febrero de 1985	1000	?	BiCMOS	H. Momose, Hideki Shibata, S. Saitoh, Jun-ichi Miyamoto	Toshiba	[114]
Noviembre de 1986	90	8.3	?	Han-Sheng Lee, LC Puzio	Motores generales	[115]
Diciembre de 1986	60	?	?	Ghavam G. Shahidi , Dimitri A. Antoniadis, Henry I. Smith	MIT	[116] [47]
Mayo de 1987	?	10	?	Bijan Davari , Chung-Yu Ting, Kie Y. Ahn, S. Basavaiah	Centro de investigación IBM TJ Watson	[117]
Diciembre de 1987	800	?	BiCMOS	Robert H. Havemann, RE Eklund, Hiep V. Tran	Instrumentos Texas	[118]
Junio ​​de 1997	30	?	EJ-MOSFET	Hisao Kawaura, Toshitsugu Sakamoto, Toshio Baba	Comité ejecutivo nacional	[119]
1998	32	?	?	?	Comité ejecutivo nacional	[54]
1999	8	?	?	?
Abril de 2000	8	?	EJ-MOSFET	Hisao Kawaura, Toshitsugu Sakamoto, Toshio Baba	Comité ejecutivo nacional	[120]

Cronología de los nodos MOSFET comerciales

Artículos principales: Lista de ejemplos de escala de semiconductores y densidad de transistores

Ver también

• Deathnium
• Lista de ejemplos de escala de semiconductores
• MOSFET
  • CMOS
• Dispositivo de navegación múltiple
  • FinFET
• La industria de semiconductores
  • Modelo de fundición
  • Líderes de ventas de equipos de semiconductores por año
• Hoja de ruta tecnológica internacional para semiconductores
• Consolidación de semiconductores
• Oxidación local de silicio (LOCOS)
• Lista de fabricantes de circuitos integrados
• Lista de plantas de fabricación de semiconductores
• Microfabricacion
• Semiconductor Equipment and Materials International (SEMI) - la asociación comercial de la industria de semiconductores
• Fuente SEMI para etiquetas en obleas
• Densidad del pozo de grabado
• Pasivación
• Proceso planar
• Recuento de transistores

Referencias

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Otras lecturas

• Kaeslin, Hubert (2008), Diseño de circuitos integrados digitales, desde arquitecturas VLSI hasta fabricación CMOS , Cambridge University Press, sección 14.2.
• Wiki relacionado con la tecnología de chips

enlaces externos

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• Glosario de semiconductores
• Calentamiento de obleas
• Diseño de un portabrocas calefactado para equipos de procesamiento de semiconductores