Red en un chip

Ciencia de la red
Teoría
Grafico Red compleja Contagio Mundo pequeño Sin escamas Estructura de la comunidad Filtración Evolución Controlabilidad Dibujo gráfico Capital social Análisis de enlaces Mejoramiento Reciprocidad Cierre Homofilia Transitividad Apego preferencial Teoría del equilibrio Efecto de red Influencia social
Tipos de redes
Informativo (informática) Telecomunicación Transporte Social Colaboración científica Biológico Neural artificial Interdependiente Semántico Espacial Dependencia Fluir en chip
Gráficos
Características Camarilla Componente Corte Ciclo Estructura de datos Borde Círculo Vecindario Sendero Vértice Lista  / matriz de adyacencia Lista  / matriz de incidencia Tipos Bipartito Completo Dirigido Hiper Multi Aleatorio Ponderado
MétricaAlgoritmos
Centralidad La licenciatura Motivo Agrupación Distribución de titulaciones Assortividad Distancia Modularidad Eficiencia
Modelos
Topología Gráfico aleatorio Erdős – Rényi Barabási – Albert Modelo de fitness Watts – Strogatz Aleatorio exponencial (ERGM) Geométrico aleatorio (RGG) Hiperbólico (HGN) Jerárquico Bloque estocástico Modelado de bloques Entropía máxima Configuración suave Benchmark LFR Dinámica Red booleana basado en agente Epidemia / SIR
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Temas Software Científicos de la red Categoría: Teoría de redes Categoría: Teoría de grafos
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Una red en un chip o red en chip ( NoC / ˌ ɛ n ˌ oʊ s i / en-OH- VER o / n ɒ k / golpear ) ^{[nb 1]} es una red con base en el subsistema de comunicaciones en un integrado circuito (" microchip "), más típicamente entre módulos en un sistema en un chip ( SoC ). Los módulos en el IC son típicamente núcleos IP de semiconductoresesquematizan varias funciones del sistema informático y están diseñadas para ser modulares en el sentido de la ciencia de redes . La red en chip es una red de conmutación de paquetes basada en enrutadores entre módulos SoC .

La tecnología NoC aplica la teoría y los métodos de las redes informáticas a la comunicación en chip y aporta notables mejoras sobre las arquitecturas de comunicación de barras cruzadas y de bus convencionales . Las redes en chip vienen en muchas topologías de red , muchas de las cuales aún son experimentales a partir de 2018.

Los NoC mejoran la escalabilidad de los sistemas en chip y la eficiencia energética de los SoC complejos en comparación con otros diseños de subsistemas de comunicación. Un NoC común que se usa en las computadoras personales contemporáneas es una unidad de procesamiento de gráficos (GPU), que se usa comúnmente en gráficos por computadora , videojuegos y aceleración de la inteligencia artificial . Son una tecnología emergente , con proyecciones de un gran crecimiento en el futuro cercano a medida que se vuelvan más comunes las arquitecturas informáticas de muchos núcleos .

Estructura

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Los NoC pueden abarcar dominios de reloj síncronos y asíncronos, conocidos como cruce de dominios de reloj , o utilizar lógica asíncrona desbloqueada . Los NoC admiten arquitecturas electrónicas globalmente asíncronas y localmente síncronas , lo que permite que cada núcleo de procesador o unidad funcional del System-on-Chip tenga su propio dominio de reloj . ^[1]

Arquitecturas

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Las arquitecturas NoC suelen modelar redes dispersas de mundo pequeño (SWN) y redes sin escala (SFN) para limitar el número, la longitud, el área y el consumo de energía de los cables de interconexión y las conexiones punto a punto .

Topología

La topología es el primer aspecto fundamental del diseño de NoC y tiene un efecto profundo en el costo y el rendimiento general de la red. La topología determina el diseño físico y las conexiones entre nodos y canales. Además, los saltos transversales del mensaje y la longitud del canal de cada salto dependen de la topología. Por lo tanto, la topología influye significativamente en la latencia y el consumo de energía. Además, dado que la topología determina el número de rutas alternativas entre los nodos, afecta la distribución del tráfico de la red y, por lo tanto, el ancho de banda de la red y el rendimiento logrado.

Beneficios

Tradicionalmente, los circuitos integrados se han diseñado con conexiones punto a punto dedicadas , con un cable dedicado a cada señal. Esto da como resultado una topología de red densa . Para diseños grandes, en particular, esto tiene varias limitaciones desde el punto de vista del diseño físico . Requiere potencia cuadrática en el número de interconexiones. Los cables ocupan gran parte del área del chip y, en la tecnología nanométrica CMOS , las interconexiones dominan tanto el rendimiento como la disipación de potencia dinámica , ya que la propagación de la señal en los cables a través del chip requiere múltiples ciclos de reloj . Esto también permite una mayor capacitancia parásita., la resistencia y la inductancia se acumulan en el circuito. (Consulte la regla de Rent para obtener más información sobre los requisitos de cableado para las conexiones punto a punto).

Escasez y la localidad de interconexiones en las comunicaciones subsistema de rendimiento varias mejoras sobre tradicional bus basados en y TRAVESAÑO sistemas basados.

Paralelismo y escalabilidad

Los cables en los enlaces de la red en chip son compartidos por muchas señales . Se logra un alto nivel de paralelismo , porque todos los enlaces de datos en el NoC pueden operar simultáneamente en diferentes paquetes de datos . ^{[ ¿por qué? ]} Por lo tanto, a medida que la complejidad de los sistemas integrados sigue creciendo, un NoC proporciona un rendimiento mejorado (como el rendimiento ) y la escalabilidad en comparación con las arquitecturas de comunicación anteriores (por ejemplo, cables de señal de punto a punto dedicados , buses compartidos o buses segmentados con puentes). ). Los algoritmos^{[ cual? ]} deben diseñarse de tal manera que ofrezcan un gran paralelismo y, por lo tanto, puedan utilizar el potencial de NoC.

La investigación actual

WiNoC en el chiplet 3D

Algunos investigadores ^{[ ¿quién? ]} Piensan que los CON necesidad de apoyar la calidad de servicio (QoS), es decir, alcanzar los varios requisitos en términos de rendimiento , de los retardos de extremo a extremo, la equidad , ^[2] y plazos . ^{[ cita requerida ]} La computación en tiempo real, incluida la reproducción de audio y video, es una de las razones para brindar soporte QoS. Sin embargo, las implementaciones de sistemas actuales como VxWorks , RTLinux o QNX pueden lograr computación en tiempo real de menos de milisegundos sin hardware especial. ^{[ cita requerida ]}

Esto puede indicar que para muchas aplicaciones en tiempo real, la calidad del servicio de la infraestructura de interconexión en chip existente es suficiente, y sería necesaria una lógica de hardware dedicada para lograr una precisión de microsegundos, un grado que rara vez se necesita en la práctica para los usuarios finales (sonido o video). jitter solo necesita una décima de milisegundos de garantía de latencia). Otra motivación para la calidad de servicio (QoS) de nivel NoC es admitir que varios usuarios simultáneos compartan recursos de un multiprocesador de un solo chip en una infraestructura de computación en la nube pública. En tales casos, la lógica de QoS del hardware permite al proveedor de servicios realizar garantías contractuales.en el nivel de servicio que recibe un usuario, una característica que puede ser considerada deseable por algunos clientes corporativos o gubernamentales. ^{[ cita requerida ]}

Quedan por resolver muchos problemas de investigación desafiantes en todos los niveles, desde el nivel de enlace físico hasta el nivel de red y hasta la arquitectura del sistema y el software de aplicación. El primer simposio dedicado a la investigación sobre redes en chip se celebró en la Universidad de Princeton en mayo de 2007. ^[3] El segundo Simposio internacional de IEEE sobre redes en chip se celebró en abril de 2008 en la Universidad de Newcastle .

Se han realizado investigaciones sobre guías de ondas ópticas integradas y dispositivos que comprenden una red óptica en un chip (ONoC). ^{[4] [5]}

La forma posible de aumentar el rendimiento de NoC es utilizar canales de comunicación inalámbrica entre chiplets , denominados red inalámbrica en chip (WiNoC). ^[6]

Beneficios secundarios de NoC

En un sistema de múltiples núcleos, conectado por NoC, los mensajes de coherencia y las solicitudes de falta de caché tienen que pasar conmutadores. En consecuencia, los conmutadores se pueden aumentar con elementos simples de seguimiento y reenvío para detectar qué bloques de caché se solicitarán en el futuro mediante qué núcleos. Luego, los elementos de reenvío multidifunden cualquier bloque solicitado a todos los núcleos que puedan solicitar el bloque en el futuro. Este mecanismo reduce la tasa de errores de caché. ^[7]

Benchmarks

El desarrollo y los estudios de NoC requieren comparar diferentes propuestas y opciones. Se están desarrollando patrones de tráfico NoC para ayudar en tales evaluaciones. Los puntos de referencia de NoC existentes incluyen NoCBench y MCSL NoC Traffic Patterns. ^[8]

Unidad de procesamiento de interconexión

Una unidad de procesamiento de interconexión (IPU) ^[9] es una red de comunicación en chip con componentes de hardware y software que implementan conjuntamente funciones clave de diferentes modelos de programación de sistema en chip a través de un conjunto de primitivas de comunicación y sincronización y proporcionan una plataforma de bajo nivel . servicios para habilitar funciones avanzadas ^{[ ¿cuál? ]} en aplicaciones heterogéneas modernas ^{[ definición necesaria ]} en un solo troquel .

Ver también

• Automatización de diseño electrónico (EDA)
• Diseño de circuito integrado
• CUDA
• Globalmente asincrónico, localmente síncrono
• Red de arquitectura

Notas

1. Este artículo utiliza la convención de que "NoC" se pronuncia / n ɒ k / nock . Por tanto, utiliza la convención "a" para el artículo indefinido correspondiente a NoC (" a NoC"). Otras fuentes pueden pronunciar como / ˌ ɛ n ˌ oʊ s i / en-OH- VER y por lo tanto utilizan " una NoC".

Referencias

1. Kundu, Santanu; Chattopadhyay, Santanu (2014). Red en chip: la próxima generación de integración de sistema en chip (1ª ed.). Boca Raton, FL: CRC Press. pag. 3. ISBN 9781466565272. OCLC  895661009 .
2. "Equilibrio de latencia de red en chip en el mapeo de aplicaciones múltiples para multiprocesadores de chips". IPDPS . Mayo de 2014.
3. Sitio web de NoCS 2007 .
4. Bibliografía de redes en chip
5. Bibliografía de redes ópticas de inter / intra-chip-
6. Slyusar VI, Slyusar DV Diseño piramidal de matriz de nanoantenas. // VIII Congreso Internacional de Teoría y Técnicas de Antenas (ICATT'11). - Kiev, Ucrania. - Universidad Técnica Nacional de Ucrania “Instituto Politécnico de Kiev”. - 20 al 23 de septiembre de 2011. - Pp. 140 - 142. [1]
7. Marzieh Lenjani, Mahmoud Reza Hashemi (2014). "Esquema basado en árboles para reducir la tasa de errores de caché compartida aprovechando las similitudes regionales, estadísticas y temporales" . IET Computadoras y Técnicas Digitales . 8 : 30–48. doi : 10.1049 / iet-cdt.2011.0066 .
8. "Tráfico NoC" . www.ece.ust.hk . Consultado el 8 de octubre de 2018 .
9. Marcello Coppola, Miltos D. Grammatikakis, Riccardo Locatelli, Giuseppe Maruccia, Lorenzo Pieralisi, "Diseño de unidades de procesamiento de interconexión rentables: Spidergon STNoC", CRC Press, 2008, ISBN 978-1-4200-4471-3 

Adaptado de la columna de Avinoam Kolodny en el boletín electrónico ACM SIGDA por Igor Markov.
El texto original se puede encontrar en http://www.sigda.org/newsletter/2006/060415.txt

Otras lecturas

• Kundu, Santanu; Chattopadhyay, Santanu (2014). Red en chip: la próxima generación de integración de sistema en chip (1ª ed.). Boca Raton, FL: CRC Press. ISBN 9781466565272. OCLC  895661009 .
• Sheng Ma, Libo Huang, Mingche Lai, Wei Shi, Zhiying Wang (2014). Redes en chip: de implementaciones a paradigmas de programación (1ª ed.). Ámsterdam, Holanda: Morgan Kaufmann. ISBN 9780128011782. OCLC  894609116 .
• Giorgios Dimitrakopoulos, Anastasios Psarras, Ioannis Seitanidis (27 de agosto de 2014). Microarquitectura de enrutadores de red en chip: la perspectiva de un diseñador (1ª ed.). Nueva York, NY. ISBN 9781461443018. OCLC  890132032 .
• Natalie Enright Jerger, Tushar Krishna, Li-Shiuan Peh (19 de junio de 2017). Redes en chip (2ª ed.). San Rafael, California. ISBN 9781627059961. OCLC  991871622 .
• Marzieh Lenjani, Mahmoud Reza Hashemi (2014). "Esquema basado en árboles para reducir la tasa de errores de caché compartida aprovechando las similitudes regionales, estadísticas y temporales" . IET Computadoras y Técnicas Digitales . 8 : 30–48. doi : 10.1049 / iet-cdt.2011.0066 .

enlaces externos

• FECHA 2006 taller sobre NoC
• NoCS 2007 - El primer simposio internacional ACM / IEEE sobre redes en chip
• NoCS 2008 - El segundo simposio internacional IEEE sobre redes en chip
• Jean-Jacques Lecler, Gilles Baillieu, Design Automation for Embedded Systems (Springer), "Exploración y refinamiento de la arquitectura de red en chip impulsada por aplicaciones para un SoC complejo", junio de 2011, volumen 15, número 2, págs. 133-158, doi : 10.1007 / s10617-011-9075-5 [en línea] http://www.arteris.com/hs-fs/hub/48858/file-14363521-pdf/docs/springer-appdrivennocarchitecture8.5x11.pdf